「Memory Control Block」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When a radar detecting part 3 detects radio waves transmitted from a prescribed speed regulating device, a processing control part 5 generates regulatory records for normalizing a new regulatory block, and updates regulatory information stored in a flash memory 7 based on the regulatory records.例文帳に追加

レーダ探知部３が所定の速度取締装置から発せられた電波を検出すると、処理制御部５は、新たな取締区域を規定する取締レコードを生成し、この取締レコードによりフラッシュメモリ７に記憶された取締情報を更新する。 - 特許庁

A shifter circuit 10A controls a connection relation among global data input/output lines GIOQm GION and GIOSO according to control signals SA0 to SA3 generated from a high order address FA<3:2> for specifying a normal column block NC1 including a defect memory cell MCA and a spare column block enable signal FAE, and performs saving based on shift redundancy.例文帳に追加

シフタ回路１０Ａは、不良メモリセルＭＣＡを含むノーマルカラムブロックＮＣ１を特定する上位アドレスＦＡ＜３：２＞とスペアカラムブロックイネーブル信号ＦＡＥとから生成された制御信号ＳＡ０〜ＳＡ３に応じてグローバルデータ入出力線ＧＩＯＱとＧＩＯＮおよびＧＩＯＳ０との接続関係を制御し、シフトリダンダンシによる救済を行なう。 - 特許庁

When program rewrite data is received by setting discrimination information of the main program after rewriting the main program on dividing a control program to be stored in a flash memory into a rewritable main program block and a startup program block, or when the main program is judged as invalid from the discrimination information, the main program is rewritten.例文帳に追加

フラッシュメモリに保存される制御プログラムを書き換え可能なメインプログラムブロックとスタートアッププログラムブロックとに分けた上に、メインプログラムを書き換えた後に、メインプログラムの識別情報を設定することによって、プログラム書き換えデータを受信した場合、または識別情報からメインプログラムが無効であると判断した場合、メインプログラムの書き換えを行う。 - 特許庁

The multi-port memory device has the data transmitting/receiving structure of a current sensor system and includes a data transmitting/receiving block for exchanging data with the global data bus, wherein the unnecessary charging source is cut off and also a desirable switch on/off control model is presented when driving a global data by locating a switch between the receiver of the data transmitting/receiving block and the global data bus.例文帳に追加

電流センサ方式のデータ送受信構造を備えて、グローバルデータバスとデータを交換するデータ送受信ブロックを備えるマルチ−ポートメモリ素子において、データ送受信ブロックの受信機とグローバルデータバスとの間にスイッチを配置してグローバルデータの駆動時、不要な充電ソースを遮断すし、合せて、好ましいスイッチオン／オフ制御モデルを提示する。 - 特許庁

To favorably cope with replacement of a defective block with an alternative block without occurring discontinuity of reproduced data such as sound interruption without adding a high-speed CPU (hardware) or high-speed large capacity memory (without increasing device cost) in an information reproduction control method of information recording medium which has a defect management function.例文帳に追加

欠陥管理機能を有する情報記録媒体の情報再生制御方法において、高速なＣＰＵ（ハードウェア）や高速大容量メモリを追加しなくても（装置のコストをアップさせることなく）、音切れなどの再生データの不連続性を発生させることなく、欠陥ブロックの代替ブロックへの置き換えに良好に対応できるようにする。 - 特許庁

The nonvolatile semiconductor memory device 100 includes: a semiconductor substrate 11 to be a channel; a conductive layer 15 which is formed from the surface of the semiconductor substrate 11 through a tunnel insulating layer 12 and a block insulating layer 14 to be a control gate electrode; and a plurality of charge storage layers 13 formed between the tunnel insulating layer 12 and the block insulating layer 14.例文帳に追加

不揮発性半導体記憶装置１００は、チャネルとなる半導体基板１１と、半導体基板１１の表面からトンネル絶縁層１２及びブロック絶縁層１４を介して形成された制御ゲート電極となる導電層１５と、トンネル絶縁層１２とブロック絶縁層１４との間に形成された複数の電荷蓄積層１３とを備える。 - 特許庁

When a video recording data file is managed as a block on the HDD, a device is in an initialization time of start, when the bit map table on a memory for managing a space of the block on the HDD is made, if initialization of required hardware and software is finished and video recording data can be reproduced, the control part receives reproduction of video recording.例文帳に追加

録画データファイルがＨＤＤ上のブロックとして管理されているときに、装置起動の初期化時であって、ＨＤＤ上のブロックの空きを管理するためのメモリ上のビットマップテーブルを作成しているときに、必要なハードウェアとソフトウェアの初期化が終了して録画データが再生可能になっていれば、制御部は、録画の再生を受け付ける。 - 特許庁

A control circuit 11-1 of each of the memory blocks 1-1 to 1-N supplies a selection signal YSW1 to transistors 4-1a and 4-1b, and connects a bit line pair BL1 and BL1^- to the local buses 5-1 and 5-2 when the bit line pair BL1 and BL1^- of a memory block is specified by a decoded column address in a read operation.例文帳に追加

各メモリブロック１−１〜１−Ｎの制御回路１１−１は、リード動作において、デコードされた列アドレスにより、自身のメモリブロックのビット線対ＢＬ１、ＢＬ１￣が指定された場合、トランジスタ４−１ａ、４−１ｂに選択信号ＹＳＷ１を供給して、ビット線対ＢＬ１、ＢＬ１￣とローカルバス５−１、５−２とを接続する。 - 特許庁

The flash memory system comprises a zone composed of a plurality of blocks inside the flash memory; an allocation managing function for managing the relationship with the logic block address space of a host system allocated to the zone; an access control function for controlling accesses to the zone; and a zone forming function for forming the zone in such a way that the plurality of blocks belonging to the zone exist.例文帳に追加

フラッシュメモリ内の複数ブロックで構成されたゾーンと、該ゾーンに割当てられるホストシステム側の論理ブロックアドレス空間との関係を管理する割当管理機能と、前記ゾーンに対するアクセスを制御するアクセス制御機能と、複数の前記ゾーンに属するブロックが存在するように前記ゾーンを構成するゾーン構成機能を備える。 - 特許庁

This storage device constituted of a main recording medium (hard disk drive or the like), and the nonvolatile memory (flash memory or the like) used as the cache of the main recording medium, is provided with a block control part for dividing a cache area into a fixed area and a nonfixed area depending on fixation of the data and for changing dynamically blocks allocated to the respective areas.例文帳に追加

主記録媒体（ハードディスクドライブ等）、及び主記録媒体のキャッシュとして使われる不揮発性メモリ（フラッシュメモリなど）より構成される保存装置において、キャッシュ領域をデータの固定如何によって固定領域及び非固定領域に分け、これら各領域に割当てるブロックを動的に変更する、ブロック管理部を備える。 - 特許庁

This cache storage device is provided with a cache memory 31 for storing a part of data consisting plural data blocks for every data block and a cache control part 21 for controlling whether storage data stored in the cache memory 31 is to be updated or not in accordance with a hit rate obtained in respective cycles with the prescribed number of the update operations of the data blocks as one cycle.例文帳に追加

複数のデータブロックからなるデータの一部を前記データブロック毎に格納するキャッシュメモリ３１と、前記データブロックの所定数の更新動作を１サイクルとして各サイクルで求められるヒット率に応じて前記キャッシュメモリに格納されている格納データを更新するか否かを制御するキャッシュ制御部２１とを備えている。 - 特許庁

An address predecoding circuit 4 and a control signal generating circuit 6 are provided with a program circuit, so as to lower the power consumption by activating only an irreducible memory block 2 for use, wherein page length is not necessary and activate a desired number of memory blocks for use in which page length is required.例文帳に追加

ページ長を必要としない用途に適用される場合には、最小限のメモリブロック（２）のみ活性化することで低消費電力化を図り、ページ長を必要とされる用途に適用される場合には、それに応じて所望の個数のメモリブロック（２）を活性化するようアドレスプリデコーダ回路（４）および制御信号発生回路（６）にプログラム回路を設ける。 - 特許庁

The control part inputs a data string to be transformed to the filter process part for the two-dimensional filter process, and causes the data subjected to the two-dimensional filter process to be inputted from the block data memory to the filter process part to make the filter process part further perform the two-dimensional filter process a given number of times.例文帳に追加

制御部は、変換対象のデータ列をフィルタ処理部に入力して二次元フィルタ処理を行わせ、二次元フィルタ処理済みのデータをブロックデータメモリから前記フィルタ処理部に入力して更に二次元フィルタ処理を所定の回数だけ行わせる。 - 特許庁

Therefore, if a refresh counter of the number of bits corresponding to the number of the word lines existing in the sub-block is prepared in a central control circuit 2, a design change of memory capacity can be performed easily by changing the number of the sub-blocks and changing the group constitution of the sub-blocks.例文帳に追加

このため、サブブロックに存在するワード線数相当のビット数のリフレッシュカウンタを中央制御回路２に用意しておけば、サブブロックの数を変更し、サブブロックのグループ構成を変更することでメモリ容量の設計変更が容易に可能となる。 - 特許庁

A control part 11 extracts first block data including data with a difference between two frame images memorized in an image memory to compute an amount of voice data to be transmitted at a time and a maximum amount of image data to be transmitted consequently after the voice data.例文帳に追加

制御部１１は、画像メモリーに記憶された２つのフレーム画像間に差分のあるデータを含む第１ブロックデータを抽出し、一度に送信すべき音声データのデータ量と、その音声データに続けて送信すべき画像データの最大データ量とを算出する。 - 特許庁

Then, the main control part 100 makes a parity generating circuit 421 or 521 in the relevant disk cache part read block data required for generating the updated parity data of the said stripe for the unit of a block through a cache memory 410 or 510 in the judged cache part 400 or 500 and generates correspondent parity data with the relevant parity generating circuit.例文帳に追加

そして主制御部１００は、上記ストライプの更新されたパリティデータをブロック単位で生成するのに必要なブロックデータを、判断したディスクキャッシュ部（４００または５００）内のキャッシュメモリ（４１０または５１０）を介して当該ディスクキャッシュ部内のパリティ生成回路（４２１または５２１）に読み込ませ、当該パリティ生成回路により対応するパリティデータを生成させる。 - 特許庁

A laminate insulating film constituted by laminating a tunnel insulating layer 11, a charge storage insulating layer 12 and a charge block insulating layer 13 in this order is provided on a semiconductor substrate 10 having a protruded curved surface, and further a control gate electrode 14 is formed to constitute the MONOS type nonvolatile memory cell.例文帳に追加

凸状曲面を有する半導体基板１０上に、トンネル絶縁層１１、電荷蓄積絶縁層１２、電荷ブロック絶縁層１３が順次積層されてなる積層絶縁膜を設け、さらに制御ゲート電極１４を形成してＭＯＮＯＳ型不揮発性メモリセルを構成する。 - 特許庁

The started DMA controller 13 reads the information block 30 from the memory 12, extracts the descriptors 31 (step 204), analyzes the descriptors 31, recognizes control information, such as an I/O address 31a and a transfer data size 31b and transfers the data 32 to a target I/O device 20 (step 205).例文帳に追加

起動されたＤＭＡコントローラ１３は、メモリ１２から情報ブロック３０を読み出してディスクリプタ３１を抽出し（ステップ２０４）、ディスクリプタ３１を解析して、Ｉ／Ｏアドレス３１ａ、転送データサイズ３１ｂ等の制御情報を認識し、目的のＩ／Ｏデバイス２０にデータ３２を転送する（ステップ２０５）。 - 特許庁

A signal from a timing signal generating circuit 9 controls the memory correction 7 and the output interface circuit 8 in the block 100 and a microcomputer 10 for camera section control controls the generation of the signal in the timing signal generating circuit 9.例文帳に追加

そしてブロック１００において、メモリコントローラ７及び出力インターフェース回路８の制御がタイミング信号生成回路９からの信号によって行われ、このタイミング信号生成回路９での信号の生成がカメラ部制御用のマイクロコンピュータ１０によって制御される。 - 特許庁

A NAND type memory 1 has a tunnel insulation layer 12, a charge storage layer 13, and a charge block layer 14, provided on an upper surface of a semiconductor substrate 11, and a plurality of control gate electrodes 15 and inter-cell insulating films 16 are provided thereupon alternately in a channel-length direction.例文帳に追加

ＮＡＮＤ型メモリ１において、半導体基板１１の表面上に、トンネル絶縁層１２、電荷蓄積層１３、電荷ブロック層１４を設け、その上に、チャネル長方向に沿ってそれぞれ複数の制御ゲート電極１５及びセル間絶縁膜１６を交互に設ける。 - 特許庁

At this point, when a monochromatic photographing mode is being set by a control unit 18, a value of the color difference data is fixed to "0" and output, and the luminance data and the value-fixed color difference data is temporarily stored in a frame memory 22, then divided for each component and for each block, and read out to a compression-coding unit 24.例文帳に追加

このとき制御部18によってモノクロ撮影モードが設定されていると、色差データの値が０に固定されて出力され、輝度データおよび値が固定された色差データはフレームメモリ22に一旦格納された後、各成分ごとに、ブロックごとに分割されて圧縮符号化部24に読み出される。 - 特許庁

Image data stored in a frame memory 2 are properly read out and the image data of a reference block are supplied to a bit mask circuit 21, which sets the data of bits to '0' from the LSB to the MSB by as many as specified with the control signal from a power control circuit 23 and supplies them to a moving vector detecting circuit 11.例文帳に追加

フレームメモリ２に記憶されている画像データは、適宜読み出され、そのうちの基準ブロックの画像データは、ビットマスク回路２１に供給され、そこで、電力制御回路２３からの制御信号により指定された数分だけ、LSBからMSBに向かう順番で、ビットのデータが”０”と設定され、動きベクトル検出回路１１に供給される。 - 特許庁

A control section 311 is arranged to check the process (operation of an application software 306) of a host computer 300-1 by communication through a network 308 and to control power supply condition to each block required for image formation (a rasterizer section 313, a memory section 312, a printer engine 315, a compressing/expanding section 314, and the like).例文帳に追加

制御部３１１は、ネットワーク３０８を介した通信によりホストコンピュータ３００−１のプロセス（アプリケーションソフトウエア３０６の稼働）を調査して、画像形成に必要な各ブロック（ラスタライザ部３１３，メモリ部３１２，プリンタエンジン３１５，圧縮／伸長部３１４等を含む）への電力供給状態を制御する構成を特徴とする。 - 特許庁

The CPU 23 detects a DII and a DDB from the section data stored in the HDD 19, composes composite data stored in the DII with block data stored in the DDB on the basis of an identifier of the DDB to produce a generate program and updates the already existing control program stored in the memory 16 using the generated control program.例文帳に追加

ＣＰＵ２３は、ＨＤＤ１９に記憶させたセクションのデータからＤＩＩ及びＤＤＢを検出し、ＤＩＩに格納された合成データとＤＤＢの識別子に基づいてＤＤＢに格納されたブロックデータを合成して制御プログラムを生成し、この生成した制御プログラムによってメモリ１６内に既存の制御プログラムを更新する。 - 特許庁

The memory inspecting device is composed approximately of a data processor 130 operated by program control, an input means 100 such as a keyboard, an output means 110 such as a display, a storage device 120, in which information is stored, and a block to be inspected 140 connected by the address lines and data lines of the memory, etc., to be inspected.例文帳に追加

図１のブロック図に示すように、本実施の形態１に係るメモリ検査装置はプログラム制御により動作するデータ処理装置１３０とキーボード等の入力手段１００とディスプレイ等の出力手段１１０と情報を記憶する記憶装置１２０と検査対象であるメモリ等のアドレス線およびデータ線で接続された検査対象ブロック１４０とから概略構成される。 - 特許庁

A programmable ROM block 20 provided in the integrated circuit device 10 has a memory cell MC in which a floating gate FG shared in each of gates of a writing/reading transistor 220 and an erasing transistor 230 is a single layer gate structure opposite to a control gate CG consisting of an impurity layer NCU via an insulation layer.例文帳に追加

集積回路装置１０に設けられたプログラマブルＲＯＭブロック２０は、書き込み／読み出しトランジスタ２２０及び消去トランジスタ２３０の各ゲートに共用されるフローティングゲートＦＧが、不純物層ＮＣＵより成るコントロールゲートＣＧと絶縁層を介して対向した単層ゲート構造であるメモリセルＭＣを有する。 - 特許庁

An image processing device has a clock thinning control block 10 for optimizing a bandwidth request for access requests to a memory by distributing the frequency of access requests within a specified period according to the size of image data to be processed by the access requests and processing time allowable to complete the processing.例文帳に追加

本発明の画像処理装置は、アクセス要求処理を行なう画像データのサイズ及びその処理の完了に許容される処理時間により、アクセス要求の頻度を規定の期間内に分散させることにより、メモリへのアクセス要求におけるバンド幅要求を最適化するクロック間引き制御ブロック１０を設けたものである。 - 特許庁

A change of state detector 221 detects the voltage at a secondary battery block 3 which drops below the predetermined lower limit of voltage, then a data write 222 writes a historical data for the lower limit of voltage to a memory 23, and a power supply circuit 4 stops supplying a power to a control circuit 2 for stopping the operation of a battery pack 1.例文帳に追加

状態変化検出部２２１は、二次電池ブロック３の電圧が所定の下限電圧以下になったことを検出し、データ書込部２２２は、記憶部２３に下限電圧履歴データを書き込み、電源回路４は制御回路２への電力供給を停止し、電池パック１の稼働を停止する。 - 特許庁

The house information panel is provided with an input output block B that applies input output processing to a speech signal and a voice signal, a main control section 1 whose main component is a CPU, a signal processing arithmetic section 10 comprising a digital signal processor DSP, and a nonvolatile memory section 30 that stores various data processed by the signal processing arithmetic section 10.例文帳に追加

住宅情報盤は、通話信号及び音声信号の入出力処理を行う入出力ブロックＢと、ＣＰＵを主構成要素とする主制御部１と、ＤＳＰで構成される信号処理演算部１０と、信号処理演算部１０で取り扱う各種のデータを格納する不揮発性のメモリ部３０とを備える。 - 特許庁

A path from a memory means 2091 of the boundary scan test circuit 1063 to a flip-flop 213 in the logic block 210 is verified by using a selection circuit 202 for inputting an output of the flip-flop 213 into the boundary scan test circuit 1063, to thereby enable to test a stack fault of an aiming path only by operation control of boundary scan, and to simplify a test pattern.例文帳に追加

バウンダリスキャンテスト回路１０６３の記憶手段２０９１から論理ブロック２１０内のフリップフロップ２１３へのパスを、前記フリップフロップ２１３の出力をバウンダリスキャンテスト回路１０６３へ入力する選択回路２０２を用いて検証し、バウンダリスキャンの動作制御のみで目的としているパスの縮退故障をテストすることができ、テストパターンを簡略化できる。 - 特許庁

After the lapse of a predetermined period from a final transfer date 24 of telephone directory data from the mobile phone 2, when it is detected that the present vehicle enters the weak field strength road block, a control section 116 starts transferring the telephone directory data from the mobile phone 2 and updates contents of a telephone directory database 23 of a memory 117 with the transferred telephone directory data.例文帳に追加

移動電話機２からの電話帳データの最終転送日時２４より所定期間が経過しているときに、ナビゲーション装置１１４が算出した現在位置より、自車の弱電界道路区間への進入が検知されたならば、制御部１１６は、移動電話機２からの電話帳データの転送を開始し、転送した電話帳データでメモリ１１７の電話帳データベース２３の内容を更新する。 - 特許庁

Prior to batch erasion, first voltage is applied to control gates 18 of all memory cells in a block to be erased, second voltage having polarity being reverse of the first voltage is applied to a second well, third voltage having the same polarity as the first voltage is applied to the first well, and write-in prior to erasion is performed by injecting electrons to a floating gate 16 by Fowler-Nordheim tunnel phenomenon.例文帳に追加

一括消去に先立って、消去すべきブロック内におけるすべてのメモリセルの制御ゲート１８に第１の電圧を印加し、第２のウェルには第１の電圧と反対の極性の第２の電圧を印加し、第１のウェルには第１の電圧と同じ極性の第３の電圧を印加して、ファウラーノーデハイムトンネル現象により浮遊ゲート１６に電子を注入することで消去前書き込みを行う。 - 特許庁