「Memory Control Block」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

A compressor 0102 that compresses data accumulated in a buffer memory 0101 into fixed-length coded data per the prescribed number of pixels (16×16) block, an image memory 0103 that accumulates coded data, and a control device 0100 that controls input and output of each device and timing of processing are provided.例文帳に追加

バッファメモリ0101に蓄積された画像データを所定画素数(16×16)のブロック毎に固定長の符号データに圧縮する圧縮装置0102、符号データを蓄積する画像メモリ0103、各装置の入出力や処理のタイミングを制御する制御装置0100を備える。 - 特許庁

A control program 12a of a CPU 11 collects descriptors 31 required to control data 32 and DMA processing of the data 32, sets the descriptors as an information block 30 on a memory 12 (step 201) and starts a DMA controller 13 (step 202).例文帳に追加

ＣＰＵ１１の制御プログラム１２ａは、データ３２およびデータ３２のＤＭＡ処理の制御に必要なディスクリプタ３１をまとめて情報ブロック３０としてメモリ１２上に設定して（ステップ２０１）、ＤＭＡコントローラ１３を起動する（ステップ２０２）。 - 特許庁

As the infrastructure facilities of a parking lot, a control station center 40 provided with a memory 76 and slave stations 44a-44f for reception connected to the control station center 40 and installed for each prescribed block inside the parking lot or at every prescribed interval are included.例文帳に追加

駐車場のインフラ施設として、メモリ７６を備える制御局センタ４０と、制御局センタ４０に接続し、駐車場内の所定ブロックごと、あるいは、所定間隔ごとに設置される受信用子局４４ａ〜４４ｆとを備える。 - 特許庁

To secure reliability when controlling data input/output by achieving block data protection (LA/LRC(Longitudinal Redundancy Check)) and Cache dual write of (user data, control data), in a storage control apparatus having a battery backup memory being an integration of CS/DS (Code Storage/Data Storage) and a cache.例文帳に追加

ＣＳ／ＤＳキャッシュ統合のバッテリバックアップメモリを備えたストレージ制御装置において、ブロックデータ保護（ＬＡ／ＬＲＣ）、Ｃａｃｈｅ二重書き（ユ一ザデータ、制御データ）を実現し、データ入出力の制御時の信頼性を確保する。 - 特許庁

A standard image and a reference image are divided by a number being the power of 2, respectively, and a memory is divided by the number of lines larger than the half of the maximum number of lines of a matching block so that address control among divided memories and access control can be simplified.例文帳に追加

基準画像と参照画像をそれぞれ２のべき乗となる数でかつマッチングブロックの最大行数の半分よりも大きい行数でメモリの分割を行うことにより、各分割メモリ間のアドレス制御とアクセス制御を簡単化する。 - 特許庁

The interface timing control unit 21 executes switching of interface timing of the functional block 11 when gating of a clock is switched from the clock generator 31 to the functional block 11, particularly, to a memory and relaxes timing constraints required for an interface, particularly, for an asynchronous interface.例文帳に追加

インターフェースタイミング制御部２１は、クロック生成部３１から機能ブロック１１とりわけメモリへのクロックのゲーティングの切り替え時に、機能ブロック１１のインターフェースタイミングの切り替えを行い、インターフェースとりわけ非同期インターフェースに要求されるタイミング制約を緩和させる。 - 特許庁

Each block Bi is provided with an erasion load decoding circuit 4 outputting positive voltage to a first drive line connected to a substrate region of a block selected at the time of erasion of data and a negative voltage decoding circuit 5 outputting negative voltage to a second drive line connected to a control gate of a memory cell of a block selected at the time of erasion of data.例文帳に追加

各ブロックＢｉ毎に、データ消去時に選択されたブロックの基板領域につながる第１の駆動線に正電圧を出力する消去負荷デコード回路４と、データ消去時に選択されたブロックのメモリセルの制御ゲートにつながる第２の駆動線に負電圧を出力する負電圧デコード回路５とが設けられる。 - 特許庁

The nonvolatile semiconductor memory device includes: a memory cell array with a plurality of blocks each being the erasing unit; a ready/busy control circuit that outputs a busy signal when an internal operation is being done to the blocks; and a control unit that registers the blocks as defective blocks when the ready/busy control circuit outputs the busy signal in receiving an input of a bad block command.例文帳に追加

不揮発性半導体記憶装置は、消去単位であるブロックを複数有するメモリセルアレイと、ブロックに対する内部動作の実行期間中は、ビジー信号を出力するレディ／ビジー制御回路と、バッドブロックコマンドの入力を受けた時に、レディ／ビジー制御回路がビジー信号を出力している場合は、ブロックを不良ブロックとして登録する制御部と、を具備する。 - 特許庁

When the error correction of an information block just before or after a synchronizing signal by an error detection/correction circuit 22 is impossible even if the synchronizing signal in a reproducing signal is normally reproduced, a SYNC signal control circuit 23 performs write control so that all synchronizing signals Sync stored in an ECC block memory 21 are regarded as errors.例文帳に追加

ＳＹＮＣ信号制御回路２３は、再生信号中の同期信号が正常に再生された場合でも、誤り検出訂正回路２２により同期信号の直前又は直後の情報ブロックの誤り訂正が不能であるときには、ＥＣＣブロックメモリ２１上の同期信号Ｓｙｎｃをすべて誤りとするように書込み制御を行う。 - 特許庁

Frame images of different video sources are stored in order in a frame image memory 13 in accordance with frame rates by first and second input timing control blocks 11 and 12, and these frame images are extracted at a predetermined frame rate by an output timing control block 14, thereafter disposed and combined in a master screen region and a slave screen region by a scaling block 15.例文帳に追加

第１及び第２の入力タイミング制御ブロック１１，１２により、異なる映像ソースのフレーム画像を各々のフレームレートに従いフレームイメージメモリ１３に順に格納し、それらを出力タイミング制御ブロック１４により所定のフレームレートで取り出した後、スケーリングブロック１５で親画面領域及び子画面領域に配置して合成する。 - 特許庁

After storing frame images of different video sources in a frame image memory 13 in order according to each frame rate by 1st and 2nd input timing control blocks 11, 12, and fetching them at a predetermined frame rate by an output timing control block 14, a scaling block 15 locates them in a master screen area and a slave screen area and synthesizes them.例文帳に追加

第１及び第２の入力タイミング制御ブロック１１，１２により、異なる映像ソースのフレーム画像を各々のフレームレートに従いフレームイメージメモリ１３に順に格納し、それらを出力タイミング制御ブロック１４により所定のフレームレートで取り出した後、スケーリングブロック１５で親画面領域及び子画面領域に配置して合成する。 - 特許庁

To provide a control method for a nonvolatile memory which avoids the occurrence wherein data that could have been erased are not erased or data that could have been written are lost, even if a forced suspend occurs due to power shutdown for a memory device, a reset instruction or the like halfway through overwriting in a block.例文帳に追加

ブロックを上書きしている途中に、記憶装置の電源遮断やリセット命令等で強制的な中断が発生した場合でも、消去したはずのデータが消去されていなかったり、書き込みしたはずのデータが消失したりすることがない不揮発性メモリの制御方法を提供する。 - 特許庁

In an encryption circuit, memory control sections 8 and 9 that extract a plain text from a memory and block encryption core sections 4, 14 are placed in parallel and respective encryption texts are used to generate a key for a succeeding plain text in cross-connection structure so as to enhance processing capability of the encryption circuit.例文帳に追加

メモリーから平文を取り出すメモリー制御部８とメモリー制御部９と、ブロック暗号コア部４とブロック暗号コア部１４を並列に配置し、それぞれの暗号文を用いてたすき掛け構造で次の平文のための鍵の生成を行うことにより回路の処理能力を向上させる。 - 特許庁

The circuit 34 supplies read addresses to a memory control circuit 32, so that the block image of a last frame indicated with the moving vector signal from the separating circuit 28 are read out of the memory 30 at a screen position moved by that moving vector for deficient frames among 60 frames per second.例文帳に追加

回路３４は、毎秒６０フレームに不足するフレームについて、分離回路２８からの動きベクトル信号で指示された前フレームのブロック画像がその動きベクトルだけ移動した画面位置でメモリ３０から読み出されるようにメモリ制御回路３２に読み出しアドレスを供給する。 - 特許庁

When the data are written in the non-volatile memory 2, the control part 11 specifies data to be written in the same block from the data written in the data region on the basis of the ID registered in the ID region, and collectively writes the specified data in the non-volatile memory 2.例文帳に追加

不揮発性メモリ２にデータを書き込むとき、制御部１１は、ＩＤ領域に登録されたＩＤに基づいて、データ領域に書き込まれたデータから同一のブロックに書き込まれるデータを特定し、このとき特定されたデータを不揮発性メモリ２に一括して書き込む。 - 特許庁

The memory is also provided with a switch control circuit 10 turning off the boosting power source switch SWi corresponding to the other blocks excluding a voltage detecting circuit 9 detecting decline of a voltage level of the power source line 8 and a block in which the memory cell array 1 is selected by an output of this voltage detecting circuit 9.例文帳に追加

電源線８の電圧レベル低下を検知する電圧検出回路９と、この電圧検出回路９の出力によりメモリセルアレイ１の選択されているブロックを除き、他のブロックに対応する昇圧電源スイッチＳＷｉをオフにするスイッチ制御回路１０が設けられている。 - 特許庁

Then, the control apparatus performs a writing request specifying a suitable address in the case of storing encoded data encoded by the encoding circuit 18 in the memory to store the encoded data in a memory area in which encoding completed image data are stored in the order of prescribed block units.例文帳に追加

そして、この制御装置は、符号化回路１８で符号化した後の符号化データをメモリに格納する際に、適切なアドレスを指定した書き込み要求を行うことにより、符号化を完了した画像データが格納されたメモリ領域に、符号化データを所定のブロック単位順に格納する。 - 特許庁

The semiconductor memory apparatus includes stack bank structure having at least two sub-banks continuously stacked without disconnection of data signal lines, and a control block arranged at one side of the stack bank structure to simultaneously control column-related signals of the sub-banks.例文帳に追加

本発明の半導体メモリ装置 は、データ信号ラインの断絶なしに連続的にスタックされた少なくとも二つのサブバンクからなるスタックバンク構造体、及びスタックバンク構造体の一側に配置され、サブバンクのコラム関連信号を同時に制御するコントロールブロックを含む。 - 特許庁

A measuring part 20, a memory part 22 and a control part 24 monitors physical properties of the surface (deposited film surface) of a structure (film) formed on a substrate 36, and based on this monitoring results, a block controls parameters of an apparatus.例文帳に追加

測定部２０、記憶部２２及び制御部２４は、基板３６上に形成された構造物（膜）の表面（成膜面）の物理特性をモニタし、このモニタ結果に基づいて、装置のパラメータを制御するブロックである。 - 特許庁

An operation control system (22) directs a pre-operation block (21) a switching of going way scan and returning way scan by signal (α), and performs an operation for detecting the focus for every pixel during the reciprocal scan by using the recorded data in the third memory (M3).例文帳に追加

演算制御系(22)は、往路走査と復路走査との切替を信号(α)で前演算ブロック(21)に指示し、第３メモリ(M3)の記録データを用いて往復走査中に焦点検出のための演算を画素毎に行う。 - 特許庁

This client device is provided with a communication block 32 which is connected to the plurality of server devices through a network, a memory 44 which stores information for identifying a server device used last, and a control circuit 40.例文帳に追加

ネットワークを通じて複数のサーバ装置に接続される通信ブロック３２と、複数のサーバ装置のうち、前回利用したサーバ装置を識別する情報を記憶するメモリ４４と、制御回路４０とを設ける。 - 特許庁

An image display device 1 includes: a control microcomputer 42 for reading image information from a memory card 12; an image processing block 43 for subjecting the image information to image signal processing to generate an image signal; a display unit 4 for display the image signal; and a photosensor for detecting the brightness of the surroundings.例文帳に追加

画像表示装置１の制御マイコン４２は、メモリーカード１２から画像情報を読み出して画像処理ブロック４３で画像信号処理を施して画像信号を生成し、表示部４に表示する。 - 特許庁

A trace control block 170 is provided and a specific area of the memory is traced by controlling the start and end of the storage of an access history from necessary access blocks and the contents to be stored according to settings from a microcomputer 110.例文帳に追加

トレース制御ブロック１７０を設け、マイコン１１０からの設定により必要なメモリアクセスブロックからのアクセス履歴の格納の開始および終了と格納する内容を制御してメモリの特定領域にトレースする。 - 特許庁

To provide a DMA controller capable of grasping the use ratio of a bus or access situation by plural devices without any complicated control and controlling an operating mode for every block of a memory in accordance therewith.例文帳に追加

複雑な制御を行わずに複数のデバイスによるバスの使用割合やアクセス状況を把握し、それに応じてメモリのブロックごとに動作モードを制御することができるＤＭＡ制御装置を提供すること。 - 特許庁

To make it possible to perform copying, transfer, and plural transfers (integration) in cell block units in a memory device only by inputting a control command, and giving the address of the origin of copy or the origin of transfer, and the address of the destination to be copied and the destination to be transferred.例文帳に追加

メモリデバイス内で、セルブロック単位で複写、移動、複数移動（統合）を、命令コマンドの入力と複写元又は移動元のアドレスと複写先又は移動先のアドレスとを与えるだけで行うことができる。 - 特許庁

To provide an interface circuit, a memory system, and an access control method without need of considering execution timing of a refresh operation in performing continuous access to the same block of a storage device whose refresh is necessary.例文帳に追加

リフレッシュが必要な記憶装置の同一ブロックに対して連続アクセスを行う際、リフレッシュ動作の実行タイミングを考慮する必要のない、インターフェース回路、メモリシステム、およびアクセス制御方法を提供すること。 - 特許庁

To prevent access for a defective block without performing complex file control and to output successively data succeeding to data corresponding to a specified address by only toggle operation of read-enable, in a NAND type flash memory.例文帳に追加

ＮＡＮＤ型フラッシュメモリにおいて、複雑なファイル管理をおこなわなくても、欠陥ブロックへのアクセスを回避し、リードイネーブルのトグル動作だけで、指定アドレスに対応するデータ以降のデータを順次出力させること。 - 特許庁

Plural memory cells are divided into blocks of one or more, memory cells in each block are provided on the same semiconductor substrate 10, and a memory cell is composed of a field effect transistor having a source 14a, a drain 14b, a floating gate 16, and a control gate 18, and their sources are commonly coupled so as to be connected electrically.例文帳に追加

複数のメモリセルは１以上のブロックに分割され、各ブロック内のメモリセルは、同一の半導体基体１０上に設けられ、ソース１４ａ・ドレイン１４ｂ、浮遊ゲート１６および制御ゲート１８を有する電界効果トランジスタによりそれぞれ構成され、それらのソースが互いに電気的に接続されるように共通に繋がっている。 - 特許庁

When an operation procedure detection register in a read protection release control part 109 is in the reset state, read to the outside of data in a nonvolatile memory block 105 is protected by an output inhibit control circuit in an external input/output control part 107, to thereby surely perform security at the ON state time of a power source.例文帳に追加

読み出し禁止解除制御部１０９の動作手順検知レジスタがリセット状態の場合に、外部入出力制御部１０７の出力禁止制御回路において不揮発性メモリブロック１０５のデータの外部への読み出しを禁止することにより、電源オン時に確実に機密保護を行う。 - 特許庁

The semiconductor memory device is provided with: a memory circuit 21 storing a plurality of redundancy information used for replacing a defective cell existing in a memory cell array 11 with a redundant cell in the redundant cell array 12; and a transfer control part 23 rearranging the plurality of redundancy information and transferring new redundancy information to a circuit block 100 including the memory cell array 11 and the redundant cell array 12.例文帳に追加

半導体記憶装置は、メモリセルアレイ１１内に存在する不良セルを冗長セルアレイ１２内の冗長セルと置き換えるために使用される複数のリダンダンシ情報を記憶する記憶回路２１と、前記複数のリダンダンシ情報を並び替え、且つ前記メモリセルアレイ１１と前記冗長セルアレイ１２とを含む回路ブロック１００に新たなリダンダンシ情報を転送する転送制御部２３とを具備する。 - 特許庁

The user data write control section 6 writes user data stored in a user data storage section 4 conforming to a previously set user type in an address except the bad block of the memory 1 to be tested conforming to a write format stored in a format storage section 8 through the control section 3 successively from the head address.例文帳に追加

ユーザデータ書込制御部６は予め設定されたユーザータイプに従ってユーザデータ記憶部４に記憶したユーザーデータを、フォーマット記憶部８に記憶された書込みフォーマットに従い被検メモリ１のバッドブロック以外のアドレスに先頭アドレスから順次メモリ制御部３を介して書き込む。 - 特許庁

After a recording head control part 109 accesses an image data memory 110 and takes image data of an amount of one line per head (128 nozzles), the recording head control part 109 outputs the image data by every one block (8 bits) to a parallel/serial conversion part 112 and a comparator 111.例文帳に追加

画像データメモリ１１０に記録ヘッド制御部１０９がアクセスし、１ヘッド１行分（１２８ノズル分）の画像データを取り込むと、記録ヘッド制御部１０９は、１ブロック分ずつ画像データ（８ｂｉｔ）をパラレル・シリアル変換部１１２および比較器１１１に出力する。 - 特許庁

To perform wear leveling (WL) control including a physical block (PB) storing data of low rewrite frequency, only when deviation of an erasure count becomes large in a plurality of PBs which constitute a flash memory without requiring a user to set a WL control method.例文帳に追加

ユーザがウェアー・レベリング（ＷＬ）制御方式の設定を行う必要がなく、フラッシュメモリを構成する複数個の物理ブロック（ＰＢ）において消去回数の偏りが大きくなったときにだけ、書き換え頻度が低いデータが格納されているＰＢを含めたＷＬ制御が行われるようにする。 - 特許庁

When the motion detection section 8 detects a motion vector for an image of a first target macro block, the reference image memory control section 6 determines the motion search range using surrounding motion vectors that are motion vectors detected for images of target macro blocks present around the first target macro block.例文帳に追加

参照画像メモリ制御部６は、動き検出部８が第１の対象マクロブロックの画像に対して動きベクトルを検出するときには、第１の対象マクロブロックの周囲に存在する対象マクロブロックの画像に対して検出された動きベクトルである周囲の動きベクトルを用いて動き探索範囲を決定する。 - 特許庁

The flash memory control part 11 accesses a deletion area pointer storage area 13b, and sets an area in which data to be deleted by the data deletion request is stored, that is, an area of 32 pages from the O page to the 31 page of the physical block associated by the physical block address 3 as a virtual deleted area.例文帳に追加

フラッシュメモリ制御部１１は、消去領域ポインタ記憶領域１３ｂにアクセスして、データ消去要求による消去対象のデータが記憶される領域、つまり、物理ブロックアドレス“３”が対応付けられた物理ブロックの０ページ目から３１ページ目までの３２ページ分の領域を仮想消去領域として設定する。 - 特許庁

When a user enters a destination telephone number with a dial key 21, a main control section 1 retrieves whether the same telephone number as the destination telephone number is in existence in a telephone number registration section 611, belonging to a block of a one touch key 61 of a memory 6 or a telephone number registration section 621 belonging to a block of a transmission history 62.例文帳に追加

ユーザがダイヤルキー２１で相手先電話番号を入力すると、主制御部１は、かかる電話番号と同一の電話番号がメモリ６のワンタッチキー６１区画の電話番号登録部６１１、若しくは送信履歴６２区画の電話番号登録部６２１に存在するか否かを検索する。 - 特許庁

After the data read is started, control is so carried out that the memory 13 is not preread until data of one block is transferred from an I/O bus I/F 112 to the peripheral device 31 and after the data of the one block are transferred, the peripheral device 31 is controlled to start prereading when continuously reading data.例文帳に追加

データリード開始後、Ｉ／ＯバスＩ／Ｆ１１２から周辺装置３１に１ブロック分のデータが転送完了するまではメモリ１３から先読みを行わないように制御し、１ブロック分のデータが転送完了した後に、周辺装置３１がデータリードを継続する場合に、先読みを開始するように制御する。 - 特許庁

A main control part 20 calculates the data quantity of encoded data for recording for 1 VOBU with an ECC size (S2), acquires the free capacity of a buffer memory 13 (S4→S5), when the free capacity with 1 ECC block size exists, outputs the data for recording for 1 VOBU by unit of an ECC block size (S6→S7).例文帳に追加

メイン制御部２０は、エンコードされた１ＶＯＢＵ分の記録用データのデータ量をＥＣＣサイズで算出する（Ｓ２）とともに、バッファメモリ１３の空き容量を取得し（Ｓ４→Ｓ５）、１ＥＣＣブロックサイズの空き容量が存在すれば、１ＶＯＢＵの記録用データをＥＣＣブロックサイズ単位で出力する（Ｓ６→Ｓ７）。 - 特許庁

When a maker ID or a program ID is correspondent, the radio communication control section 12 then confirms stored contents in the buffer memory 16 and when any serial number is missed, retransmission is requested only for such a block.例文帳に追加

そして、メーカＩＤやプログラムＩＤなどが該当する場合、前記無線通信制御部１２が、バッファメモリ１６の記憶内容を確認し、通し番号に欠番が生じている場合にはそのブロックだけ再送信を要求する。 - 特許庁

A data transfer circuit block 31 reads out printing data from a memory (RAM) 13 under the control of a CPU 11 and supplies the same to a normal/reverse circuit 33 as well as supplies a transfer clock to a printing data receiving and outputting circuit 34.例文帳に追加

データ転送回路ブロック３１は、ＣＰＵ１１の制御下、メモリ（ＲＡＭ）１３から印刷データを読み出し、正／反転回路３３に供給するとともに、転送クロックを印刷データ受信・出力回路３４に供給する。 - 特許庁

A mapping function is generated by correcting an AGC(automatic gain control) value of a signal with a prescribed frequency or over at which the AGC value is largely changed depending on a characteristic of a high frequency circuit block by a prescribed value and stored in a memory 16.例文帳に追加

高周波回路ブロックの特性によってＡＧＣ値の変化が大きくなる所定の周波数以上の信号については、そのＡＧＣ値を所定値だけ補正してマッピング関数を作成し、メモリ１６に記憶させておく。 - 特許庁

The memory controller 200 includes a rectangular area specification register 210 for specifying a rectangular area in a display area, an address generation circuit 220 for generating an address of a memory corresponding to the position of each pixel in the rectangular area, a color specification register 230 for specifying specific pixel data, and a bit block transfer control register 240.例文帳に追加

メモリコントローラ２００は、表示領域内に矩形領域を指定するための矩形領域指定レジスタ２１０と、矩形領域内の各画素の位置に対応するメモリのアドレスを生成するアドレス生成回路２２０と、指定画素データが指定される色指定レジスタ２３０と、ビットブロック転送制御レジスタ２４０とを含む。 - 特許庁

An arithmetic section 13 receives supply of pixel data SG within a retrieval range by each pixel via an image memory control section 10 and calculates a pixel evaluation value GH, denoting a degree of approximation between pixel data SG and TG for each TG existing in a template block stored in a current image memory 11.例文帳に追加

演算部１３は、画像メモリ制御部１０を介して１画素ずつ探索範囲内の画素データＳＧの供給を受け、現画像メモリ１１に記憶されたテンプレートブロック内の各画素データＴＧのそれぞれについて、両画素データＳＧ，ＴＧ間の近似度を表す画素評価値ＧＨを算出する。 - 特許庁

The MONOS type memory cell of the nonvolatile semiconductor memory device includes a tunnel insulating film formed on the active region of a semiconductor substrate, a charge storage film formed continuously on the active region and an element isolation insulating film and having a function of storing electric charges, a block insulating film formed on the charge storage film, and a control gate electrode formed on the block insulating film.例文帳に追加

不揮発性半導体記憶装置のＭＯＮＯＳ型メモリセルは、半導体基板の活性領域上に形成されるトンネル絶縁膜と、活性領域上及び素子分離絶縁膜上に連続的に形成される電荷を蓄積する機能を有する電荷蓄積膜と、電荷蓄積膜上に形成されたブロック絶縁膜と、ブロック絶縁膜上に形成されるコントロールゲート電極とを備える。 - 特許庁

An apparatus according to the present invention includes: a microcomputer; a memory block having three or more line memories; a dot clock generating circuit which generates a dot clock signal WDclk for memory writing operation and a dot clock signal RDclk for memory reading operation; a horizontal output generating circuit which generates a horizontal output signal H_out, a flag circuit; and a control circuit for the memories.例文帳に追加

本発明の装置はマイクロコンピューターと、３つ以上のラインメモリを有するメモリブロックと、メモリ記入動作のためのドットクロック信号ＷＤｃｌｋ及びメモリの読出動作のためのドットクロック信号ＲＤｃｌｋを発生するドットクロック発生回路と、水平出力信号Ｈ_out を発生する水平出力発生回路と、フラグ回路と、メモリの制御回路とを含む。 - 特許庁