「Memory latency」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

To provide a cache controller that reduces memory fetch latency and guarantees the order of a fetch and a write instruction to the same address.例文帳に追加

メモリフェッチのレイテンシを短縮することができるとともに、同一アドレスに対するフェッチと書き込み命令との順序を保障するキャッシュ制御装置を提供する。 - 特許庁

To improve replacement of cache lines in a cache memory to prevent the occurrence of a possibility of needed data being unavailable causing a long latency to obtain the data.例文帳に追加

キャッシュメモリにおけるキャッシュラインの置き換えを改善し、必要とするデータが利用不可能となる可能性が生じ、データの取得に長いレイテンシが生じるのを防ぐ。 - 特許庁

To provide a controller improved in memory access latency, compared with conventional methods, when confidential information subjected to obfuscation processing in a predetermined unit is accessed.例文帳に追加

所定の単位ごとに難読化処理が施された機密情報にアクセスする際に、従来の方式に比してメモリアクセスのレイテンシを改善できるコントローラを提供する。 - 特許庁

To reduce latency required for descriptor transfer without increasing capacity of a high-speed accessible descriptor storage part, provided separately from a main memory.例文帳に追加

メインメモリとは別に設けられた、高速でアクセス可能なディスクリプタ記憶用の記憶部の容量を上げることなくディスクリプタ転送にかかるレイテンシを下げることを可能とする。 - 特許庁

A test interface circuit TIC provided between a mixed memory MCR and a test data input/output terminal 9 is provided with a first-in/first-out circuit 10 storing successively test data, and latency of data read out from the mixed memory is adjusted.例文帳に追加

混載メモリ（ＭＣＲ）とテストデータ入出力端子（９）の間に設けられるテストインターフェイス回路（ＴＩＣ）において、テストデータを順次格納するファーストイン・ファーストアウト回路（１０）を設け、混載メモリから読出されたデータのレイテンシを調整する。 - 特許庁

To reduce the latency of data read from a main memory, to prevent a system performance from being lowered due to the data wait of a data request source such as processor and to improve the processing performance of an entire system.例文帳に追加

主記憶からのデータ読み出しのレイテンシを削減し、プロセッサ等のデータ要求元のデータ待ちによるシステム性能の低下を防ぎ、システム全体の処理性能を向上させる。 - 特許庁

To provide a DSP that is capable of performing signal processing corresponding to two different kinds of frames in parallel without causing deterioration of latency and increase of necessary memory storage capacity.例文帳に追加

レイテンシの悪化、必要なメモリの記憶容量の増大を招くことなく、異なる２種類のフレームに対応した信号処理を並列実行することが可能なＤＳＰを提供する。 - 特許庁

To provide a high-speed data processor and a control method therefor in which a latency from a low-speed external memory can be reduced in simple configuration and high-speed data processing becomes possible.例文帳に追加

簡単な構成で低速な外部メモリからのレイテンシを低減することができ、高速なデータ処理が可能となる高速データ処理装置およびその制御方法を提供する。 - 特許庁

A system for reducing latency includes a first processor, a memory, a first directory, a second directory, a first directory control unit, and a second directory control unit.例文帳に追加

第一のプロセッサと、メモリと、第一のディレクトリと、第二のディレクトリと、第一のディレクトリ制御部と、第二のディレクトリ制御部とを具備するレイテンシ短縮方式によって解決することができる。 - 特許庁

To enable a bus master to output an operation request to a plurality of buses, and to enable a memory controller to accept the operation request from the buses to perform a latency control to respective ports.例文帳に追加

バスマスタが複数のバスへ動作要求を出力可能とする構成とし、メモリコントローラがバスからの動作要求を受け付け、各ポートに対するレイテンシ制御を可能とする。 - 特許庁

Due to retrieval of the location descriptors ahead, unneeded buffering of the data elements within the storage controller is avoided, reducing the latency in writing the data into the main memory, thus improving performance.例文帳に追加

ロケーションデスクリプタを先行して取出すために、上記コントローラ内のデータ要素の不要なバッファリングが回避され、データのメインメモリへの書込み時のレイテシーが低減し、性能が改善される。 - 特許庁

Since the generation cycle of a preamble signal of the data strobe latency signal is variable by the operation frequency, reliability of operation of the semiconductor memory device is enhanced.例文帳に追加

したがって、動作周波数によってデータストローブレイテンシ信号のプリアンブル信号の発生サイクルを可変することができるので、半導体メモリ装置の動作信頼性が向上される。 - 特許庁

When all four banks contain identical capacity DIMMs, the system interleaves across all four banks (called four-way interleaving), to further reduce average memory latency. 例文帳に追加

４個のバンクのすべてが同一容量のDIMMを持つ時、そのシステムは平均メモリ待ち時間をさらに減少させるために、４個のバンクすべてを横断的にインタリーブする（四重インタリービングと呼ぶ）。 - コンピューター用語辞典

Since in the execution of a load command, the input of the succeeding command is executed using the data read out from the data memory 6 without waiting the hit detection results of the D-Cache D and the data memory 6, the latency of the loading command can be shortened, resulting in the improvement of the processor.例文帳に追加

ロード命令実行時にはD-Cache４やデータメモリ６のヒット検出結果を待たずに、データメモリ６から読み出したデータを用いて後続の命令を投機実行するため、ロード命令のレイテンシーを短縮でき、プロセッサの性能向上が図れる。 - 特許庁

Since the LSU4 can access the SPRAM 42 with almost the same latency as the DCACHE, once data stored in the external memory is stored in the SPRAM 42, a processor subsequently accesses the SPRAM 42, can perform data processing and can process more mass data than the external memory in a short time.例文帳に追加

ＬＳＵは、DCACHEとほぼ同じレイテンシーでSPRAMにアクセスできるため、外部メモリに格納されたデータを、いったんSPRAMに格納すれば、その後、プロセッサはSPRAMにアクセスしてデータ処理を行うことができ、外部メモリよりも短時間に大量のデータを処理できる。 - 特許庁

In a memory system with a plurality of memories 8 mounted, difference of an apparatus configuration, including determination of presence of a network I/F, is determined; memory capacity accessible without latency is determined based on the difference of the apparatus configuration; and the plurality of memories BANKO-3 are independently shifted to a power-saving mode, based on the memory capacity.例文帳に追加

複数のメモリ８を搭載するメモリシステムにおいて、ネットワークＩ／Ｆの有無判断を含む機器構成の違いを判断し、この機器構成の違いに基づきレイテンシィ無しでアクセス可能なメモリ容量を判断し、このメモリ容量に基づき前記複数のメモリＢＡＮＫ０−３を独立に省電力モードに移行する - 特許庁

To provide a data transfer method to a rendering processor capable of securing the latency of a fixed rate and optimizing a memory resource on a CPU and data transfer performance corresponding to an application.例文帳に追加

定率のレイテンシが確保できるとともに、アプリケーションに応じて、ＣＰＵ側のメモリリソースおよびデータ転送パフォーマンスの最適化を実現することのできる、レンダリングプロセッサへのデータ転送方法を提供する。 - 特許庁

In particular, method and apparatus are provided for cross-bar switches 200, a multiple protocol interface device, a low latency upper communication protocol layer, addressing and remote direct memory access over a massively parallel network.例文帳に追加

この方法及び装置では、クロスバースイッチ２００、マルチプロトコルインターフェースデバイス、低レイテンシー上位通信プロトコル層、アドレス指定、及び超並列ネットワークにリモートダイレクト通信アクセスをするために提供されている。 - 特許庁

To reduce memory usage and to prevent a user from feeling a latency when the user uses an application program by compressing and storing application programs that are not used.例文帳に追加

使用しないアプリケーションプログラムを圧縮して保存しておくことで、メモリ使用量を少なくし、また、ユーザがアプリケーションプログラムを使用するときには、待ち時間を感じさせることがないようにすること。 - 特許庁

PCM modules may be associated with an additive latency that enables a column address, generated by a memory controller for example, to be provided to a DIMM immediately after the DIMM receives a row address.例文帳に追加

ＰＣＭモジュールは、ＤＩＭＭが行アドレスを受信した直後に、メモリコントローラによって生成される列アドレスをＤＩＭＭへ供給することを可能にするアディティブレイテンシと関連することができる。 - 特許庁

Since the data to be accessed from the second memory via the high-speed serial causes latency, the configuration of data SRAM for head discharging set in the inkjet head controller is changed.例文帳に追加

ただし、第２のメモリから、高速シリアル経由してアクセスするデータは、レイテンシが生じるので、インクジェットヘッドコントローラの内部に設けられているヘッド吐出用データＳＲＡＭのコンフィグレーションを変更する。 - 特許庁

The flash memory device has an interface circuit which sequentially receives an instruction and an address in synchronization with an external system clock after predetermined, first latency from a point when a chip enable signal is activated, in reading operation, programmed operation and erasing operation of a flash memory cell array.例文帳に追加

フラッシュメモリセルアレイ、読み取り動作、プログラム動作及び消去動作時に、チップイネーブル信号が活性化される時点から所定の第１レイテンシ後に、外部システムクロックに同期して命令とアドレスとを順次に受信するインターフェース回路を備えることを特徴とするフラッシュメモリ装置。 - 特許庁

To provide a latency control circuit in which an input signal can be transferred to a target circuit at the exact time, especially, a signal input in a chip always at the exact time can be transferred to the target circuit even if a state in the chip is changed by variation of PVT or the like, a semiconductor memory device including the same, and a method for controlling latency.例文帳に追加

正確な時間に入力信号を目標回路まで伝達でき、特に、ＰＶＴの変動などによってチップ内の状況が変化しても常に正確な時間にチップ内に入力された信号を目標回路に伝達できるレイテンシ調節回路、これを備えた半導体メモリ装置、およびレイテンシ調節方法を提供すること。 - 特許庁

In a memory access control circuit, an arbiter 4 (transaction detection means) detects that a transaction from a bus master (the latency sensitive master) which influences the performance by latency has been registered in a queueing buffer 5, and the arbiter 4 (processing sequence change means) processes this transaction prior to transactions queued in advance.例文帳に追加

本発明のメモリアクセス制御回路は、アービタ４（トランザクション検知手段）が、レイテンシィによりバフォーマンスに影響を与えるバスマスタ（レイテンシセンシティブなマスタ）からのトランザクションがキューイングバッファ５に登録されたことを検知し、アービタ４（処理順序変更手段）が、当該トランザクションを先行してキューイングされているトランザクションに優先して処理する。 - 特許庁

By reading out a copy of data stored in a memory cell accessed by a word line which has already been precharged, it is possible to satisfy the latency specification which does not tolerate a time required to precharge a second word line.例文帳に追加

既にプリチャージされたワードラインによってアクセスされたメモリセル上に格納されたデータのコピーを読み出すことにより、第２のワードラインをプリチャージするための時間を許容しないレイテンシ仕様を満たすことができる。 - 特許庁

A transceiver is designed to share memory and processing power among a plurality of transmitter and/or receiver latency paths, in a communications transceiver that carries or supports multiple applications.例文帳に追加

複数のアプリケーションを搭載し、対応する複数のアプリケーションを通信用送受信機において、複数の送信器および／または受信器のレイテンシーパス間でメモリおよび処理能力を共有するよう送受信機が設計される。 - 特許庁

Thus, a series of processing in the readout of storage data of a nonvolatile semiconductor memory is pipelined, and the access with low latency is allowed even when there is the contention of access requests from the plurality of CPUs.例文帳に追加

それにより、上記不揮発性半導体メモリの記憶データの読み出しにおける一連の処理をパイプライン化することができ、複数ＣＰＵからのアクセス要求が競合した場合にも、低レイテンシのアクセスが可能とされる。 - 特許庁

To provide a semiconductor memory in which a control signal by CAS latency is generated, power down of a BDD circuit (or SMD circuit) can be performed as a power down signal, and power consumption can be reduced at the time of active power down.例文帳に追加

CASレイテンシによる制御信号を生成し、パワーダウン信号として、BDD回路（またはSMD回路）のパワーダウンを可能とし、アクティブパワーダウン時における消費電力の削減を可能とする半導体記憶装置を提供する。 - 特許庁

To reduce latency of a computer by reducing the time required for writing storage data, in a data storage device storing/updating the storage data by alternately writing the storage data into two blocks of a flash memory.例文帳に追加

フラッシュメモリの２つのブロックに交互に保存データを書き込むことで保存データの記憶／更新を行うデータ記憶装置において、保存データの書き込みに要する時間を短くして、コンピュータの待ち時間を抑える。 - 特許庁

By using the two memory portions, even if one portion receives an excessive delay, it makes possible that the buffer generates the arrangement data stream from a plurality of delayed data portions by latency time of n bit block level.例文帳に追加

２つのメモリ部を使用することによって、たとえ１つの部分が過度の遅延を受けても、バッファがｎビットブロックレベルの待ち時間で複数の遅延されたデータ部分から配列データストリームを生成することを可能とする。 - 特許庁

When a controller 2 receives the read command of a page from a host system 8, a control unit 4 reads the first parts P1a to Pna on pages P1 to Pn from the buffer memory 6 while the NAND type flash memory 3 is on standby due to relatively large latency of the NAND type flash memory 3, and transfers data to the host system 8.例文帳に追加

コントローラ２がホストシステム８からページの読み出し命令を受けると、制御部４は、ＮＡＮＤ型フラッシュメモリ３の比較的大きいレイテンシに起因してＮＡＮＤ型フラッシュメモリ３が待機状態となっている間に、バッファメモリ６からページＰ１〜Ｐｎの第１部分Ｐ１ａ〜Ｐｎａを読み出して、ホストシステム８へデータ転送する。 - 特許庁

When first and second read requests for the first bank and a third read request for the second bank are continuously generated, the memory controller applies first additive latency to the first and second read requests for the first bank and second additive latency to the third read request for the second bank to control the read request scheduling queue so that data is seamlessly output from the memory element.例文帳に追加

メモリコントローラでは第１バンクに対する第１及び第２リード要請と第２バンクに対する第３リード要請が連続的に発生するとき、第１バンクに対する第１及び第２リード要請には第１アディティブレイテンシを適用し、第２バンクに対する第３リード要請に対しては第２アディティブレイテンシを適用して前記メモリ素子から出力されるデータが切れ目なしに出力されるように前記リード要請スケジュ−リングキューを制御する。 - 特許庁

In a chromatic aberration of magnification correction section 140, chromatic aberration of magnification is corrected, for each of pixel data of RGB color components, by converting coordinates using a memory such as a SRAM of small capacitance and low latency or of small capacitance and multi-port.例文帳に追加

倍率色収差補正部１４０では、ＲＧＢ各色成分の画素データ毎に、それぞれ小容量小レイテンシまたは小容量多ポートのＳＲＡＭ等のメモリを用いて座標変換して倍率色収差を補正する。 - 特許庁

To provide a semiconductor memory device capable of generating a final output enable signal corresponding to a CAS latency by measuring a degree of delay reflected with a delay locked loop to reflect it to a read command.例文帳に追加

遅延固定ループで反映される遅延の程度を測定して読み出し命令に反映することにより、ＣＡＳレイテンシに対応する最終出力イネーブル信号を生成することができる半導体メモリ装置を提供すること。 - 特許庁

This enables the image acquisition system to acquire images asynchronously and to change the exposure parameters on a frame-by-frame basis without the latency associated with the allocation of memory for storage of the acquired image.例文帳に追加

これにより、本画像収集システムは、画像収集を非同期的に行うことができ、また、収集画像の記憶用にメモリを割り当てることに伴う待ち時間を生ずることなくフレーム毎に露光パラメータを変更することができる。 - 特許庁

To provide a data transfer timing correcting device capable of preventing data transmission and reception from being in an abnormal state regardless of the existence of a fluctuation in the number of data delay cycles (latency) in a system for transmitting and receiving data to/from an external memory part.例文帳に追加

外部メモリ部に対してデータ送受信を行うシステムにおいて、データ遅延サイクル数（レイテンシ）に変動があってもデータ送受信が異常状態とならないようにすることができるデータ転送タイミング補正装置を提供する。 - 特許庁

To provide a memory data transmission method and a memory data transmission system with a high data transfer efficiency that can realize data transfer without setting of an active command, setting of a row address, and a delay due to CAS latency in the case that data are transferred between two memories consisting of synchronous DRAMs.例文帳に追加

シンクロナスＤＲＡＭにより構成される２つのメモリ間でデータ転送する際に、アクティブコマンドの設定、列アドレスの設定、ＣＡＳレーテンシによる遅延がないデータ転送を実現することにより、データ転送効率の高いメモリデータ転送方法及びメモリデータ伝送装置を提供することを目的とする。 - 特許庁

The transfer speed setting part calculates a lower setting value in response to an increase of the use amount of the resources of the nonvolatile memory, and the resource management part organizes the resources of the nonvolatile memory using latency time raised when the transfer control part transfers the write data with the setting value of the transfer speed.例文帳に追加

前記転送速度設定部は、前記不揮発性メモリのリソースの使用量が増加するほど低い設定値を算出し、前記リソース管理部は、前記転送制御部が前記転送速度の設定値で前記書き込みデータを転送することにより生じた待ち時間を利用して前記不揮発性メモリのリソースを整理する。 - 特許庁

A multi-threaded graphics processor is configured to use to extrapolate low resolution mipmaps stored in physical memory to produce extrapolated texture values, while high-resolution nonresident mipmaps are retrieved from a high latency storage resource and converted into resident mipmaps.例文帳に追加

待ち時間の長いストレージリソースから高解像度の非常駐ミップマップを取り出し常駐ミップマップに変換する間、物理メモリ内の低解像度ミップマップを外挿し外挿テクスチャ値の生成に使用されるマルチスレッドグラフィックスプロセッサを構成する。 - 特許庁

By a control circuit 2000, after receiving the flag signal by the control circuit, a memory device begins to output data associated with a previously received command onto at least one data signal line from a memory array in the predetermined number of read clock cycles, and the aforementioned number of read clock cycles is preliminarily determined according to a feature of signal propagation in order to equalize it to the read latency of the memory device.例文帳に追加

制御回路２０００は、制御回路が前記フラグ信号を受け取ってから所定数の読出しクロックサイクル後に、前に受け入れたコマンドに関連するデータをメモリデバイスがメモリアレイから少なくとも１つのデータ信号線上に出力開始し、メモリデバイスの読み出し待ち時間と等しくするために、前記読み出しクロックサイクルの数は信号伝播の特徴にしたがって予め定められる。 - 特許庁

To provide a semiconductor memory device using a plurality of reference clocks with different frequencies, which ensures a preset latency for internal operation by dividing the plurality of reference clocks to have the same frequency and phase.例文帳に追加

互いに異なる周波数を有する複数の基準クロックを用いる半導体メモリ装置において、基準クロックを分周して周波数及び位相を等しくすることにより、半導体メモリ装置の内部動作が既設定のレイテンシを保障して実行できるようにすること。 - 特許庁

At the same time, in a distortion aberration correction section 160, image data of RGB color components on which the chromatic aberration of magnification has been corrected, are collected and distortion aberration is corrected by converting coordinates using a memory such as a DRAM of large capacitance and high latency or of large capacitance and single port.例文帳に追加

一方、歪曲収差補正部１６０では、倍率色収差補正済みのＲＧＢ各色成分の画素データをまとめて、大容量高レイテンシまたは大容量単一ポートのＤＲＡＭ等のメモリを用いて座標変換して歪曲収差を補正する。 - 特許庁

The method also includes allocating a portion of space in the first type of storage to serve as a cache memory during a write operation and/or a read operation, and reducing a latency associated with the response to a write request and/or a read request through performing the corresponding write operation and/or the read operation through the first type of storage.例文帳に追加

第１のタイプのストレージの一部を、書き込み動作および／または読み取り動作の間にキャッシュメモリとして割り当て、第１のタイプのストレージを通じた書き込み動作および／または読み取り動作を実行することによって、各要求の応答待ち時間を削減する。 - 特許庁

Recently, out of memory utilization functions of the system, according to additive latency AL standard, after input of the row address, the column address is input instantly at the next clock, after that the row address and the column address can be decoded, this invention can be achieved without changing largely environment of the system.例文帳に追加

近年、システムのメモリ活用機能のうち、付加レイテンシＡＬ（Ａｄｄｉｔｉｖｅ Ｌａｔｅｎｃｙ）規格によると、ローアドレスの入力後、次のクロックで直ちにカラムアドレスの入力がなされ、その後、ローアドレス及びカラムアドレスのデコードが可能となって、システムの環境を大きく変えなくとも本発明の実現が可能である。 - 特許庁

To solve the problem point that a logical scale increases when a complex multiplier is used even for IFFT operation and the problem point that the capacity of a memory for storing halfway results of the IFFT operation increases in proportion to the number of divisions and further operation latency increases in proportion to the number of divisions.例文帳に追加

IFFT演算であっても複素乗算器を使用することにより論理規模が増大してしまうという問題点、また、IFFT演算では、演算の途中結果を記憶させるメモリの容量も分割数に比例して多くなり、更に演算レイテンシーについても分割数に比例して大きくなるという問題点を解決する。 - 特許庁