「Reference clock」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

A VoIP-GW/slave device 11 is cascade-connected so as to receive supply of the clock reference signal from the master device or another slave device and executes transmission/reception operations similar to those of the master device.例文帳に追加

ＶｏＩＰ−ＧＷ・スレーブ装置11は、マスタ装置または他のスレーブ装置から、クロック基準信号の供給を受けるようにカスケード接続され、マスタ装置と同様な送受信動作を行なう。 - 特許庁

To provide a PLL circuit that quickly converges to the stable state of a voltage-controlled oscillator even if discontinuity occurs in the period of a reference input signal, and generates a stable clock signal.例文帳に追加

基準入力信号の周期に不連続が生じても電圧制御発振器の安定状態への収束を短時間に行い、安定度の高いクロック信号を生成するＰＬＬ回路を提供する。 - 特許庁

To provide an oscillation control circuit consisting of a minimum scale of hardware with an initial reference clock to revise an oscillated frequency, a frequency comparison counter, a capture register and a comparator circuit, that can realize a stable frequency shift.例文帳に追加

発振周波数を変更するために初期基準クロック、周波数比較カウンタ、キャプチャレジスタ、比較回路で構成する最小限ハードの発振制御回路で安定した移行を実現する。 - 特許庁

Number of frequency division of the comparison input frequency division circuit is switched according to such a number of frequency division control signal as the oscillation frequency signal has a frequency of a predetermined ratio to the first reference frequency clock.例文帳に追加

この比較入力分周回路の分周数を、発振周波数信号が第１基準周波数クロックと一定比率の周波数になるような分周数制御信号にしたがって切り替える。 - 特許庁

On the xDSL apparatus 1 side, a reference clock is modulated by a modulator/demodulator 3 to a signal in a telephone line band of 4 kHz or lower, and coupled with an xDSL signal through a splitter 2.例文帳に追加

ｘＤＳＬ装置１側では、基準クロックが変複調機３によって電話回線帯域である４ＫＨｚ以下の信号に変調され、スプリッタ２を通じてｘＤＳＬ信号と結合される。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

The semiconductor integrated circuit includes an antenna section 110 acting like a receiving means for receiving a radio wave transmitted from a standard frequency time signal station and generates the reference clock on the basis of a signal received by the antenna section 110.例文帳に追加

標準周波数報時局から送信される電波を受信する受信手段であるアンテナ部１１０を有し、アンテナ部１１０により受信された信号に基づき基準クロックを生成する。 - 特許庁

A control CPU18 reads the count value of the up counter 21 via an image print setting register 19 and determines whether or not a normal reference clock CLK1 for image printing is supplied.例文帳に追加

制御用ＣＰＵ１８は、画像印字設定レジスタ１９を介して、アップカウンタ２１のカウント値を読み取り、正常な画像印字用の基準クロックＣＬＫ１が供給されているか否かを判定する。 - 特許庁

The symbol boundary correction circuit 44 extracts only the value of the accuracy less than the cycle of a reference clock from the symbol boundary position Nx and generates a phase correction signal for each sub carrier on the basis of the value.例文帳に追加

シンボル境界補正回路４４は、シンボル境界位置Ｎｘから基準クロックの周期以下の精度の値のみを抽出し、この値に基づき各サブキャリア毎の位相補正信号を生成する。 - 特許庁

To obtain a correlation peak detecting device capable of detecting a peak without increasing a circuit scale even when signal intensity becomes small or even when reference oscillators of a transmitter and a receiver have a clock error.例文帳に追加

信号強度が弱くなっても、また送信機と受信機の基準発振器にクロック誤差があっても、回路規模を増大させることなくピークを検出できる相関ピーク検出装置を得る。 - 特許庁

Further, a pattern by k-(2^n-1) bits from high-order bits of the A pattern is employed for a pattern by k-(2^n-1) bits from the least significant bit of a pattern generated at the (m+1)th reference clock.例文帳に追加

また、Ａパターンの上位ビット側からｋ−（２^ｎ−１）ビット分のパターンを、第ｍ＋１番目の基準クロックで発せさせるパターンの最下位ビットからｋ−（２^ｎ−１）ビット分のパターンとする。 - 特許庁

A phase comparator 11 compares the phase between an input reference clock signal CKR and a signal fed back from a frequency divider 14 and delivers an output signal corresponding to the phase difference to a filter section 12.例文帳に追加

位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。 - 特許庁

A phase comparator 101 outputs a rising signal or a falling signal based on a result obtained by mutually comparing a phase of an inputted reference clock signal with that of a fed-back oscillation signal.例文帳に追加

位相比較器１０１は、入力される基準クロック信号及び帰還される発振信号の位相を相互に比較した結果に基づいて上昇信号または下降信号を出力する。 - 特許庁

To provide a video signal processing apparatus and a video signal processing method that prevent one cycle of a clock from becoming short and can output a video signal matching the phase of a reference signal.例文帳に追加

クロックの１周期の長さが短くなることを防ぎ、かつ、基準信号の位相にあわせて映像信号を出力可能な映像信号処理装置、および映像信号処理方法を提供する。 - 特許庁

The unit register circuit 38 synchronizes with a pulse inputted to a drain of a transistor T5 in a four phase clock signal and outputs the pulse to a terminal NOUT when a reference point N1 is at an H level.例文帳に追加

単位レジスタ回路３８は、基準点Ｎ１がＨレベルのとき、４相クロック信号のうちトランジスタＴ５のドレインに入力されるパルスに同期して端子ＮＯＵＴにパルスを出力する。 - 特許庁

Further, the phase-locked loop adds errors of each facet to the mean time value and uses the result to correct the frequency of a pixel clock generator for both the reference frequency error and the errors for every facets.例文帳に追加

またフェーズロックループは、各ファセットの誤差を平均時間値に加算し、その結果を使用して、参照周波数誤差及びファセット毎の誤差の両方のために画素クロック発信器の周波数を補正する。 - 特許庁

The oscillation circuit 4 receives a reference clock CK_ref, and generates and outputs N-phase (N is an integer of two or more) clocks CK_1 to CK_N which have the same period and are different in phase.例文帳に追加

発振回路４は、基準クロックＣＫ_ｒｅｆを入力して、同一の周期を有すると共に位相が互いに異なるＮ相（Ｎは２以上の整数）のクロックＣＫ_１〜ＣＫ_Ｎを生成して出力する。 - 特許庁

The size of the advance phase and delay phase of feedback signals NOUT to a reference clock ϕREF is detected in a phase comparator 1, and the pulse signals UP, /UP, DOWN and /DOWN of a pulse width corresponding to it are outputted.例文帳に追加

位相比較器１において基準クロックφREF に対する帰還信号ＮOUT の進み位相および遅れ位相の大きさが検出され、これに応じたパルス幅のパルス信号UP、/UP 、DOWN、/DOWN が出力される。 - 特許庁

The time constant of the waveform at a rise in boosted potential VPP is monitored at real time by measuring a time when boosted potential VPP reaches a specified reference potential by means of a system clock CLKS.例文帳に追加

昇圧電位ＶＰＰの上昇時の波形の時定数を、昇圧電位ＶＰＰが所定の基準電位に到達する時間をシステムクロックＣＬＫＳによって計測することによりリアルタイムにモニタする。 - 特許庁

A system, for initiating scheduled program processing functions such as program display, recording or playback, derives a time clock on the basis of a current time reference indication produced by a particular broadcast source.例文帳に追加

システムは、番組の表示、記録、又は再生等のスケジューリングされた番組処理機能を開始するため、特定の放送源によって生成される現在時刻基準標識に基づいて時間クロックを得る。 - 特許庁

A DFF 18 of which the Q output is fed back and connected to the D input by an inverter 20, shifts the Q output from high to low or inversely in accordance with the enable signal and the reference clock CLK_ref.例文帳に追加

インバータ２０によりＱ出力がＤ入力に帰還接続されるＤＦＦ１８は、イネーブル信号と基準クロックＣＬＫ_ｒｅｆに従いＱ出力をハイからロー又はその逆に遷移する。 - 特許庁

Then, by delaying a clock for the start position value SP from the reference timing TM, actual recording start timing ST is generated to record data in synchronization with the recording start timing ST.例文帳に追加

そして、基準タイミングＴＭからスタートポジション量ＳＰ分のクロックを遅延させることにより、実際の記録開始タイミングＳＴを発生させ、この記録開始タイミングＳＴに同期してデータの記録を行う。 - 特許庁

The optimum number of continuous distributions of the time synchronization signal performed by the reference terminal B 11 is determined based on clock accuracy, the time synchronization cycle T27, and transmission time T28 of the time synchronization signal S13.例文帳に追加

リファレンス端末Ｂ１１が時刻同期信号を連続配信する回数の最適値は、クロック精度や時刻同期周期Ｔ２７、時刻同期信号Ｓ１３の送信時間Ｔ２８に基づいて決定する。 - 特許庁

The SCd is added to reference frequency data F0, and D/A converted by a D/A converter DAC, and supplied through a low pass filter LPF to a varicap D so that local clock frequencies can be controlled.例文帳に追加

基準周波数データＦ０にＳＣｄを加算して、Ｄ／Ａ変換器ＤＡＣによりＤ／Ａ変換し、ローパスフィルタＬＰＦを介してバリキャップＤに供給し、ローカルクロック周波数を制御する。 - 特許庁

To make the selection priority of a preliminary transmission line interface panel having a cut back operation the lowest when selecting an extraction reference clock signal.例文帳に追加

抽出基準クロック信号の選択時に、切り戻し動作のある予備の伝送路インターフェース盤の選択優先順位を最下位とする予備系抽出クロック選択回路を提供することを目的とする。 - 特許庁

For a pattern in which magnetization inversion is continued three times, in the first magnetization inversion, the write-in pulse is generated with the same timing as the reference clock, in the second, it is generated lagging by the WPC1, in the third, it is generated lagging by a WPC2.例文帳に追加

磁化反転が3回連続するパターンに対しては、1回目の磁化反転は基準クロックと同じタイミングで、2回目はWPC1だけ遅らせ、3回目はWPC2だけ遅れたタイミングで書込みパルスを生成する。 - 特許庁

Consequently, it is possible to calculate a reference clock time of the broadcasting station at the same time as audio reproduction time and to more accurately calculate the two time within the same period.例文帳に追加

これにより、Ａｕｄｉｏ再生時間と同じ時刻の放送局の基準クロック時間を求めることが可能となり、同一期間内における上記２つの時間をより正確に求めることができる。 - 特許庁

Upon power up, a power up controller and an electrical fuse controller 120 sense data at the portion of the electrical fuses 150 and direct serial transfer of the data to a PLL circuit 195 under the reference clock.例文帳に追加

パワーアップ時に、パワーアップ・コントローラ及び電気ヒューズ・コントローラ１２０は、電気ヒューズ１５０の一部分におけるデータを感知し、基準クロック下のＰＬＬ回路１９５への直列転送を指示する。 - 特許庁

The physical random number generating device has a physical random number generator 1, which is provided with a serial physical random number generator 2 for generating a serial random number according to a reference clock signal.例文帳に追加

物理乱数発生器１を有する物理乱数発生装置であって、物理乱数発生器１が、基準クロック信号に応じてシリアル乱数を生成するシリアル物理乱数発生器２を備える。 - 特許庁

When the printer is in waiting without performing printing processing, or when the detected temperature of the bus control part is a predetermined temperature or higher, the frequency of the whole reference clock is gradually reduced to an operation frequency in an allowable range, or a pseudo DMA reading is performed.例文帳に追加

また、連続印刷等の際にＣＰＵ、バス制御部及びＩ／Ｏ制御部等のＬＳＩが一定以上の温度になった場合、印刷動作を一旦停止する必要があった。 - 特許庁

In order to synchronize the communication and computations of the COMLSI and LGLSI 1, a synchronization reference clock signal is transmitted from the COMLSI to the LGLSI 1 via a through-electrode (TVCLK).例文帳に追加

ＣＯＭＬＳＩとＬＧＬＳＩ１の通信及び演算を同期させるため、ＣＯＭＬＳＩから同期用基準クロック信号が貫通電極（ＴＶＣＬＫ）を介してＬＧＬＳＩ１に送信される。 - 特許庁

To provide a single-slope analog-to-digital (A/D) converter capable of suppressing increase in circuit scale, power consumption, and high frequency noise without requiring a high speed reference clock oscillator or an analog waveform generator.例文帳に追加

高速な参照クロック発振器やアナログ波形発生器を必要とせずに、回路規模や消費電力、高周波ノイズの増大を抑えることのできる単一スロープ型Ａ／Ｄ変換器を提供する。 - 特許庁

After that, when the clock signals CK1, CK2 become Lo, Hi, switches 19, 21 are turned on, and the reference voltage VREF2 of the capacitance element 17 and an output signal LSA become an equilibrium state.例文帳に追加

その後、クロック信号ＣＫ１，ＣＫ２が’Ｌｏ’、’Ｈｉ’となるとスイッチ１９，２１がＯＮし、静電容量素子１７のリファレンス電圧ＶＲＥＦ２と出力信号ＬＳＡとが平衡状態となる。 - 特許庁

A 2-cycle edge extracting circuit 40 and a 2-cycle toggle circuit 50 detect a 4-cycle timing of the reference clock signal CLK from a term in which a level of a signal S1 after over-sampling does not change.例文帳に追加

２周期エッジ抽出回路４０および２周期トグル回路５０は、オーバサンプリング後の信号Ｓ１のレベルが変化しない期間から、基準クロック信号ＣＬＫの４周期タイミングを検出する。 - 特許庁

Recording light is modulated in a pulse state, and information constituted of a plurality of codes having time width of integral multiple of a reference clock period T is recorded in the information recording medium in accordance with the information.例文帳に追加

基準クロック周期Ｔの整数倍の時間幅を有する複数の符号から構成される情報に応じて、記録光をパルス状に変調し、前記情報を情報記録媒体に記録する。 - 特許庁

By not transferring the 64th reference clock signal CCLK for controlling the on time of the optical shutter elements, the optical shutter elements can be driven continuously without being turned off at each 64th pulse.例文帳に追加

光シャッタ素子のオン時間を制御する基準クロック信号ＣＣＬＫの６４パルス目をコンパレータに転送しないことで、光シャッタ素子は６４パルス目ごとにオフされることなく、連続的に駆動される。 - 特許庁

To provide a device for stabilizing horizontal synchronization which is not supplied with input of a clock from a reference oscillation source or a microcomputer causing radiation only to make a frequency comparison.例文帳に追加

周波数比較を行うだけのために基準発振源や輻射の原因となるマイコンからのクロックの入力を与えることをしない水平同期安定化装置を提供することを目的とする。 - 特許庁

To provide a signal processing circuit and a method capable of equally generating the reference timing corresponding to the fluctuation of a frame even in the case that a clock number also fluctuates corresponding to the fluctuation is the length of the frame.例文帳に追加

フレームの長さの変動に応じてクロック数も変動する場合であっても、フレームの変動に応じて均等に基準タイミングを生成できる信号処理回路およびその方法を提供する。 - 特許庁

Thus, the electronic clock 10 can use the reference signal for adjustment as a carrier and a buzzer 14 as a data transmitting means and perform a data communication with a simple circuit configuration.例文帳に追加

これにより、この電子時計１０は、調整用の基準信号をキャリアとして使用すると共に、ブザー１４をデータ送信手段として使用でき、簡易な回路構成でデータ通信を行うことができる。 - 特許庁

To provide a master clock generation unit for satellite navigation system, capable of being manufactured with low manufacturing cost and part cost, and further capable of generating a master timing reference signal more accurately.例文帳に追加

低廉な製作コスト及び部品コストで製造することができ、更に、マスタータイミング基準信号をより高精度で生成することのできる衛星ナビゲーションシステムのためのマスタークロック生成装置の提供。 - 特許庁

When the high-speed operation is requested, high performance is achieved by supplying a clocks signal of the same frequency as that of the reference clock signal supplied to the DLL circuit to the memory module.例文帳に追加

高速動作が要求される場合においては、ＤＬＬ回路に供給するリファレンスクロック信号と同じ周波数のクロック信号をメモリモジュールに供給することで、高いパフォーマンスを達成する。 - 特許庁

The data on the reference control voltage indicating the phase difference between the pixel clock signals CLK 1 and CLK 2 when the writing positions of laser beams LB 1 and LB 2 coincide is stored in a non-volatile memory 310.例文帳に追加

不揮発メモリ３１０には、レーザービームＬＢ１，ＬＢ２の書込位置が一致する場合の画素クロック信号ＣＬＫ１，ＣＬＫ２の位相差を示す基準制御電圧のデータが格納される。 - 特許庁

The replica DLL circuit 21 generates the reference bias voltage so that the delay time is equal to a cycle of the system clock signal, and the delay signal generator circuit 22 generates the enable timing signal.例文帳に追加

レプリカＤＬＬ回路２１は、遅延時間がシステムクロック信号の周期に等しくなるように基準バイアス電圧を発生して、遅延信号発生回路２２はイネーブルタイミング信号を発生する。 - 特許庁

A comparator circuit (490) is activated in response to a clock signal (ϕck) which stipulates an internal signal output timing and compares the voltage on the first power source node (300) with reference voltage (Vref).例文帳に追加

比較回路（４９０）は、内部信号出力タイミングを規定するクロック信号（φｃｋ）に応答して活性化されて、第１の電源ノード（３００）上の電圧と基準電圧（Ｖｒｅｆ）とを比較する。 - 特許庁

Then, in a fixed period just after the rising (or falling) of a reference clock DCK, currents are allowed to flow through the fixed current source of the driving part of the impedance converting part by using a control signal CONT1.例文帳に追加

そして基準クロックＤＣＫの立ち上がり（又は立ち下がり）の直後の一定期間、コントロール信号ＣＯＮＴ１を用いて、インピーダンス変換部の駆動部が有する定電流源に電流を流す。 - 特許庁