「Reference clock」に関連した英語例文の一覧と使い方(31ページ目) - Weblio英語例文検索

To provide a synchronizing circuit whose circuit scale is made small and which can operate with small power consumption and perform phase control with high accuracy without increasing the frequency of a reference clock.例文帳に追加

回路規模を小さくして、少ない消費電力で動作することができる同期回路であって、基準クロックの周波数を上げることなく精度の高い位相制御を行うことができる同期回路を提供する。 - 特許庁

To provide an integrated circuit 11 having a frequency detecting circuit which supplies one or more digital signals to a current source according to the detected operation frequency of a generated reference clock.例文帳に追加

生成された基準クロック４８の検出された動作周波数に基づいて、一つまたはそれ以上のデジタル信号５０を電流源２６に与える周波数検出回路２２を有する集積回路１１を提供する。 - 特許庁

A synchronizing/data selector 18 of this picture processor decodes bit stream data from an FEC decoder 16 to separatee a video stream, a voice stream, a data/text stream, decoding and displaying timing control stream and a clock reference signal.例文帳に追加

同期／データ選択器１８は、ＦＥＣデコーダ１６からのビットストリームデータを復号して、ビデオストリーム、音声ストリーム、データ／テキストストリーム、復号及び表示タイミング制御ストリーム並びにクロックリファレンス信号を分離する。 - 特許庁

A mobile phone adjusts an fs set point of PCM data to be reproduced and synchronizes with a broadcasting station by eliminating deviation in time between voice reproduction of the mobile phone set and a reference clock of the broadcasting station.例文帳に追加

携帯電話機において、再生するＰＣＭデータのｆｓ設定値を調整して、携帯電話機の音声再生と放送局の基準クロックとの時間のズレを無くすことで放送局との同期を取る。 - 特許庁

An interleaving rule execution element generates at least one reference instruction thread selection signal instructing one specified instruction thread transferring the instruction to an interleaved instruction stream at every processor clock cycle.例文帳に追加

プロセッサ・クロック・サイクルごとに、インタリーブ規則執行構成要素が、インタリーブされた命令ストリームに命令を渡す特定の１つの命令スレッドを指示する少なくとも１つの基準命令スレッド選択信号を生成する。 - 特許庁

In the case where the time Ta of clock part in an electronic apparatus in ST1 is at '1:00' or after '1:00' and before '23:00', the time Ta is adjusted to a reference time Tref based on the time information in ST2.例文帳に追加

ＳＴ１で電子機器の時計部の時刻Ｔaが、「１：００」あるいは「１：００」以降であって、「２３：００」よりも前である場合には、ＳＴ２で時刻Ｔaを時刻情報に基づく基準時刻Ｔrefに調整する。 - 特許庁

A frequency impulse is impressed as a reference clock signal to an examined phase lock loop circuit 52, and a wave form of a signal output from the circuit 52 is converted into an analytical signal to estimate an instantaneous phase thereof.例文帳に追加

被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加し、被試験フェーズロックループ回路から出力される信号の波形を解析信号に変換し、その瞬時位相を推定する。 - 特許庁

To provide a phase synchronization circuit for preventing a jitter characteristic of an SDI (Serial Digital Interface) signal from deteriorating and the followability of PCR(Program Clock Reference)-PLL (Phase Locked Loop) control from deteriorating even when a stream having relatively large PCR jitter is received.例文帳に追加

ＰＣＲジッタが比較的大きいストリームを受信した場合でも、ＳＤＩ信号のジッタ特性の悪化およびＰＣＲ−ＰＬＬ制御の追従性の悪化を防止することが可能な位相同期回路の提供。 - 特許庁

A PCR (Program Clock Reference) is produced by adding a value resulting from multiplying the number of pictures with 3003 to the STC produced on the basis of the just preceding PCR at an adder 57; the number of pictures being produced from the just preceding PCR until the current PCR is detected.例文帳に追加

PCRは、直前のPCRから今現在のPCRが検出されるまでのピクチャ数に基づいて、直前のPCRに基づいて生成されたSTCに対して、ピクチャ数を3003に乗じた値を加算した値を加算器５７により生成する。 - 特許庁

A DLL circuit 120 generates a first control signal CTR1 for controlling a delay element 122 so that a reference clock inputted to a delay element 122 can be delayed one cycle by a delay element 122.例文帳に追加

ＤＬＬ回路１２０は、遅延素子１２２に入力された基準クロックが遅延素子１２２により１周期分遅延されるように遅延素子１２２を制御する第１の制御信号ＣＴＲ１を生成する。 - 特許庁

To provide a digital broadcasting receiver or the like that achieves synchronization between the time information and reference clock of a base station and those of a receiver without using a voltage-control crystal oscillator (VCXO) of a variable frequency.例文帳に追加

本発明は、可変周波数の水晶発器（ＶＣＸＯ）を用いること無く、基地局と受信装置間の時間情報および基準クロックの同期を実現することができる、デジタル放送受信装置等を提供する。 - 特許庁

Either one of the data held by the FFs 34, 35 is selected and output by a selector 37, held in an FF 39 at timing of the reference clock signal CLKe and output as image data DTo.例文帳に追加

ＦＦ３４，３５の保持データは、セレクタ３７によっていずれか一方が選択出力され、基準となるクロック信号ＣＬＫｅのタイミングでＦＦ３９に保持されて画像データＤＴｏとして出力される。 - 特許庁

Thus the operation of a heat pump cycle after the second reference clock time NT2 can be prevented, and advantage of power cost reduction can be sufficiently gained by utilizing the power of late-night power time zone.例文帳に追加

これにより、第２基準時刻ＮＴ２以降にヒートポンプサイクルが作動することを回避して、深夜電力時間帯の電力を利用することによって得られる電力コスト低減という利益を充分に得ることができる。 - 特許庁

A reference counter 18 generates time information on the basis of a clock having a frequency frequency-divided by the variable digital frequency-divider circuit 24, so as to feedback the time information to the phase comparator 13.例文帳に追加

また、基準カウンタ１８は、可変デジタル分周回路２４により分周された周波数を有するクロックに基づいて時間情報の生成を行い、時間情報を位相比較器１３にフィードバックさせている。 - 特許庁

An output buffer 317 which outputs a system reference clock pulse output signal SysCLk_-SL to be supplied to the baseband LSI includes buffer circuits OB_-1, OB_-2, OB_-3, ..., OB_-n and a control register CNT_-REG.例文帳に追加

ベースバンドＬＳＩに供給されるシステム基準クロックパルス出力信号ＳｙｓＣＬｋ＿ＳＬを出力する出力バッファ３１７は、バッファ回路ＯＢ＿１、ＯＢ＿２、ＯＢ＿３…ＯＢ＿ｎと、制御レジスタＣＮＴ＿ＲＥＧとを含む。 - 特許庁

In the optical disk, when the shortest mark length calculated by a reference clock is defined as L_nOT, the actual shortest mark length recorded on the optical disk is ≤L_nOT×0.6.例文帳に追加

本発明の１実施形態に係る光ディスクは、基準クロックから算出される最短マーク長をＬ_ｎ０Ｔとしたとき、光ディスク上に記録されている実際の最短マーク長がＬ_ｎ0Ｔ×０．６以下である。 - 特許庁

The circuitry can also operate at any frequency in a wide range of frequencies, and can make use of reference clock signals having any of several relationships to the parallel data rate and/or the serial data rate.例文帳に追加

その回路網は、また、広範囲の周波数の任意の周波数で動作でき、パラレルデータ速度および／またはシリアルデータ速度との幾つかの関係のいずれをも有する基準クロック信号を使用することもできる。 - 特許庁

When synchronized with this time clock, a current reference value of a deflection electromagnet is output from the pattern memory 3 for defection electromagnet current to a deflection electromagnet current generator 6 and a coil current flows to the deflection electromagnet 10.例文帳に追加

このタイムクロックに同期し、偏向電磁石電流用パターンメモリ３から偏向電磁石の電流基準値が偏向電磁石電流発生装置６に出力され、偏向電磁石１０にコイル電流が流れる。 - 特許庁

A PCR generator 311 packetizes the program clock reference information at the rate in response to the transmission path in advance and the MPEG coder multiplexes a transport stream subjected to rate conversion at an FIFO 310 with a PCR packet being an output of the PCR generator 311 and outputs the multiplexed stream and packet.例文帳に追加

PCR発生器ではあらかじめ伝送路に応じたレートでパケット化し、そして３１０のFIFOでレート変換されたトランスポートストリームと３１１からの出力であるPCRパケットを多重化して出力する。 - 特許庁

To provide a synchronous transmission line through which parallel data is accurately received on a reception side with a gated clock generated based upon reference data showing whether the parallel data is effective or ineffective, and which reduces power consumption.例文帳に追加

並列データの有効／無効を示す参照用データに基づいて生成されるゲーティッドクロックにより、受信側で並列データが正確に受信されると共に消費電力が低減される同期伝送路を提供する。 - 特許庁

In simulation of the system A, one count is increased whenever a reference clock A as a reference of operation starts, a counter is used where two counts are increased whenever the output level of an A-B signal to be transferred between the systems A and B changes, and the change of the counter is stored.例文帳に追加

複合システムは、システムＡ，Ｂからなり、そのシステムＡのシミュレーションにおいて、動作の基準となる基準クロックＡの立ち上がり毎に１回カウントアップすると共に、システムＡ，Ｂ間でやりとりされることとなるＡ−Ｂ信号の出力レベルが変化する毎に２回カウントアップするカウンタを用い、そのカウンタの変化を記憶する。 - 特許庁

An output control circuit receives and processes a signal related to a feedback signal generated by the ultrasonic device and a divider reference signal, and generates a compensated clock signal that is adjusted for at least one of phase and frequency differences between the received feedback signal and the divider reference signal.例文帳に追加

出力制御回路は、超音波装置によって発生されたフィードバック信号に関連する信号と分周器基準信号とを受け取って処理し、受信したフィードバック信号と分周器基準信号との間の位相及び周波数の差の少なくとも一方に対して調節した補正クロック信号を発生する。 - 特許庁

When two data sequences are connected and edited, a clock detector 31 detects the time reference information corresponding to the last access unit of previous data disposed before the connecting point of the data sequence after editing and time reference information corresponding to an initial access unit of the rear data disposed after the connecting point.例文帳に追加

２つのデータ列を接続編集する際に、クロック検出器３１は、編集後のデータ列の接続点より前に位置する前データの最後のアクセスユニットに対応する時間基準情報と、前記接続点より後に位置する後データの最初のアクセスユニットに対応する時間基準情報とを検出する。 - 特許庁

A PCR (program clock reference) extracting section extracts a PCR contained in a TS packet (S10), an error calculating section calculates an error between the extracted PCR and an LPCR counted in a device reference time generating section (S12), and the LPCR is calibrated so that it becomes equal to the PCR upon completion of the error calculation (S14).例文帳に追加

ＰＣＲ抽出部がＴＳパケットに含まれるＰＣＲを抽出し（Ｓ１０）、誤差算出部は、抽出されたＰＣＲと装置基準時刻生成部でカウントされているＬＰＣＲの誤差を算出し（Ｓ１２）、誤差の算出が終了すると、ＬＰＣＲがＰＣＲに等しくなるように校正される（Ｓ１４）。 - 特許庁

Actually, under the clock signal ϕ2, input-side switches S1-0 to S1-2^n-1 of divided electrostatic capacitors Csd0-Csd2^n-1 are changed over to either a high voltage reference voltage VT1 or a low voltage reference voltage VB1, thereby regulating the amount of charges to be transferred to the electrostatic capacitor Cs0.例文帳に追加

実際には、クロック信号φ２の時に分割された静電容量素子Ｃｓｄ０〜Ｃｓｄ２^n −１の入力側のスイッチＳ１−０〜Ｓ１−２^n −１を高電圧参照電圧ＶＴ１、または低電圧参照電圧ＶＢ１のいずれかに切り替えることで、静電容量素子Ｃｓ０への電荷転送量を調整している。 - 特許庁

Preceding conduction means (SW221) controlled by a clock signal (CLK1) makes an output signal line of a first circuit (211), which has positive polarity of a potential higher than a reference potential, and an output signal line of a second circuit (212), which has negative polarity of a potential lower than the reference potential, electrically conductive with each other.例文帳に追加

クロック信号（ＣＬＫ１）により制御される先行導通手段（ＳＷ２２１）は、基準電位より高い電位である正極性を有する第１回路（２１１）の出力信号線と、基準電位より低い電位である負極性を有する第２回路（２１２）の出力信号線とを導通させる。 - 特許庁

Detections of the prepit information by a detector 104 for the wobble reference prepit information and a detector 105 for the recording clock reference prepit information are simultaneously executed, and either one of results 107, 108 of the respective prepit information detections is selected in accordance with the states 106, 109 representing respective detection states.例文帳に追加

ウォブル基準プリピット情報検出器１０４と記録クロック基準プリピット情報検出器１０５によるプリピット情報検出を同時に行い、それぞれの検出状況を表すステート１０６、１０９によって、それぞれのプリピット情報検出結果１０７、１０８のどちらかを選択する。 - 特許庁

When the temporal fluctuations caused by time inversion or skip occurrence is detected from reference time information from a reference clock 22 by a time-managing device 21, before the correction of system time, that time fluctuation information is reported from the time managing device 21 to plural pieces of terminal equipment PS1-2 to PSN-2.例文帳に追加

時刻管理装置２１にて基準時計２２からの基準時刻情報から時刻逆転もしくは飛び越し発生による時刻変動を検出すると、その時刻変動情報は、システム時刻の較正前に、時刻管理装置２１から複数の端末装置ＰＳ１−２〜ＰＳＮ−２に通知される。 - 特許庁

A counter circuit (CNT) 120 counts a reference delay stage number DREF equivalent to one period of the clock, a duty adjustment circuit (DUTY-ADJ) 130 calculates a delay setting stage number DREFH on the basis of the reference delay stage number DREF and outputs it to the programmable delay line (DL-MTX) 140.例文帳に追加

カウント回路（ＣＮＴ）１２０は、クロックの１周期に相当する基準ディレイ段数ＤＲＥＦをカウントし、デューティ調整回路（ＤＵＴＹ＿ＡＤＪ）１３０は、基準ディレイ段数ＤＲＥＦに基づいてディレイ設定段数ＤＲＥＦＨを算出し、プログラマブル・ディレイライン（ＤＬ＿ＭＴＸ）１４０へ出力する。 - 特許庁

A 4-bit digital data train of parallelly superimposing respective 1-bit digital data on the basis of output of the respective sensor elements 22 to 26, and parallelly superimposing a clock pulse signal with a trigger as a reference, is converted into analog voltage having a level of a 2^(3+1) (=16) value between earth voltage '0' and reference voltage VCC.例文帳に追加

各センサ素子２２〜２６の出力に基づく各１ビットディジタルデータをパラレルに重畳し、かつ、トリガを基準とするクロックパルス信号をパラレルに重畳した４ビットディジタルデータ列を、接地電圧“０”と基準電圧ＶＣＣとの間において２^（３＋１）（＝１６）値のレベルを有するアナログ電圧に変換する。 - 特許庁

A preceding conduction means (SW13) which is controlled in response to a clock signal (CLK1) makes an output signal line corresponding to a first circuit (61) which has positive polarity of a potential higher than a reference potential and an output signal line corresponding to a second circuit (62) which has negative polarity of a potential lower than the reference potential electrically conductive with each other.例文帳に追加

クロック信号（ＣＬＫ１）により制御される先行導通手段（ＳＷ１３）は、基準電位より高い電位である正極性を有する第１回路（６１）の出力信号線と、基準電位より低い電位である負極性を有する第２回路（６２）の出力信号線とを導通させる。 - 特許庁

In order that every optical frequency carriers in the photonic network come into optical frequency synchronous state each other, the photonic network node has optical frequency reference synchronized with a high precision clock that can be commonly used, and a light source provided to an optical communication device synchronizes with the optical frequency reference for functioning.例文帳に追加

フォトニックネットワーク内のいかなる光周波数キャリアも互いに光周波数同期状態にするために、広く共通に利用可能な高精度クロックに同期した光周波数基準をフォトニックネットワークノードが装置として備え、当該光周波数基準に光通信装置に備えられた光源が同期して機能させる。 - 特許庁

A detection part 105 detects temporal logic variance of the transmitted data 104, varies a reference voltage regulation signal 124 output from a reference voltage control part 114 to optimize binarization and varies a phase of a clock signal output from a delay adjustment part 106 to adjust fetching of the data.例文帳に追加

検出部１０５は送信データ１０４の経時的な論理変化を検出して、基準電圧制御部１１４から出力される基準電圧調整信号１２４を変化させて２値化の適正化を図ると共に、遅延調整部１０６から出力されるクロック信号の位相を変化させてデータの取り込みを調整する。 - 特許庁

A timing for rising and falling of a reference clock outputted simultaneously with data read from a semiconductor device is read by plural signal reading circuit sampling acting with strobe pulse consisting of polyphase pulse having slight phase difference, and the timing for rising and falling of the reference clock is prescribed by a phase number of the polyphase pulse detecting a changing point, and the phase number is memorized by a memory 32.例文帳に追加

被試験半導体デバイスから読み出されるデータと共に出力される基準クロックの立上り又は立下りのタイミングをわずかずつ位相差が与えられた多相パルスで構成されたストローブパルスでサンプリング動作する複数の信号読取回路で読み取り、その変化点を検出した多相パルスの相番号により基準クロックの立上り又は立下りのタイミングを規定すると共に、この相番号をメモリ３２に記憶する。 - 特許庁

To avoid the occurrence of a situation where each receiver cannot synchronize, when reproducing sound information and video information by not adjusting the internal reference clock, based on clock information included in an IP packet, containing sound information and the video information, when the IP packet is retransmitted.例文帳に追加

音声情報及び映像情報を含むＩＰパケットが再送された場合には、かかるＩＰパケットに含まれているクロック情報に基づく内部基準クロックの調整を行わないことによって、音声情報及び映像情報の再生処理を行う際に、各受信機において同期が取れないという事態が発生すること回避する。 - 特許庁

An i-th counter 173i updates a count value Ci every time of input to the rising edge of the reference clock signals S0, and the i-th latch signal output circuit 174i outputs start winning signals SS inputted from an input terminal D as latch signals SLi in synchronism with the rising edge of the delayed clock signals SD.例文帳に追加

第ｉのカウンタ１７３ｉは、基準クロック信号Ｓ０の立ち上がりエッジに入力される毎にカウント値Ｃｉを更新し、第ｉのラッチ信号出力回路１７４ｉは、入力端子Ｄから入力される始動入賞信号ＳＳを遅延クロック信号ＳＤの立ち上がりエッジに同期させてラッチ信号ＳＬｉとして出力する。 - 特許庁

Thereby, even if a clock terminal, an address terminal, and a command terminal are connected commonly among a plurality of semiconductor memory devices in a test time in a wafer state, since a clock signal can be received from the data input/output terminal DQ, a code performing pseudo minute adjustment of reference voltage can be supplied individually for each chip.例文帳に追加

これにより、ウェハ状態でのテスト時において、複数の半導体記憶装置間でクロック端子、アドレス端子及びコマンド端子がそれぞれ共通接続されていても、クロック信号をデータ入出力端子ＤＱから受け付けることができることから、基準電圧の微調整を擬似的に行うコードをチップごとに個別に供給することが可能となる。 - 特許庁

The demodulator 82 outputs the delivery signals SIN0, SIN1, SIN2, in response to a switching frequency of a value of the demodulating multiplication clock DMCLK, during a period until a value of the demodulation delivery signal DATA input from the modulator into an input terminal 61b is switched after a value of the reference clock CLK is switched.例文帳に追加

そして、復調回路８２は、基準クロックＣＬＫの値が切り替わってから、変調装置から入力端子６１ｂに入力された変調吐出信号ＤＡＴＡの値が切り替わるまでの間に復調用逓倍クロックＤＭＣＬＫの値が切り替わった回数に応じて、吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２を出力する。 - 特許庁

The performance clock used when reading word data is allowed to correspond to a characteristic amount indicating reference data generated from history data indicating a past history and another characteristic amount indicating live musical piece data, so that the data reproducing device 1 can accurately generate the performance clock matched with the progression of the musical pieces.例文帳に追加

また、歌詞データを読み出す際に用いる演奏クロックは、過去の履歴を示す履歴データから生成された参照データが示す特徴量とライブ楽音データが示す特徴量とを対応させて検出された演奏位置に基づいて生成されているから、データ再生装置１は、楽曲の進行にあわせた演奏クロックを精度よく生成することができる。 - 特許庁

When the rotational speed of the rotor 15 is faster than a reference speed set based on the set speed, based on a motor pulse signal and a clock signal generated by a clock signal generator 31, a delay pulse signal, which is delayed in phase relative to the motor pulse signal, is transmitted from a motor pulse recognition part 30 in a delay pulse generator 32.例文帳に追加

回転子１５の回転速度が設定速度を基準として設定された基準速度よりも速い場合は、遅延パルス生成部３２において、モータパルス認識部３０からモータパルス信号とクロック信号生成部３１で生成されたクロック信号とに基づき、モータパルス信号に対して位相が遅れた遅延パルス信号が発信される。 - 特許庁

The camera system (3) includes a control part (7), and a video encoder part (6) for generating a video color subcarrier signal on the basis of control from the control part, wherein the control part counts a system clock (14) by period of a prescribed reference pulse, calculates a deviation of a count value of the system clock, and corrects a video color subcarrier signal of the video encoder on the basis of the calculated deviation.例文帳に追加

カメラシステム（３）は、制御部（７）と、前記制御部からの制御に基づいてビデオカラーサブキャリア信号を生成するビデオエンコーダ部（６）と、を有し、前記制御部は、所定の基準パルスの周期毎システムクロック（１４）をカウントし、システムクロックのカウント値の偏差を算出し、算出した偏差に基づいて前記ビデオエンコーダ部のビデオカラーサブキャリア信号を補正する。 - 特許庁

A semiconductor device is provided with a CPU 1, an address decoder 3 for decoding an address signal from the CPU 1, and outputting an address region specific signal, a frequency-divider 7, and a selecting circuit for selecting which of a reference clock signal and a frequency-divided clock signal should be inputted to the CPU 1 according to the address region specific signal.例文帳に追加

半導体装置において、ＣＰＵ１と、ＣＰＵ１からのアドレス信号をデコードしてアドレス領域特定信号を出力するアドレスデコーダ３と、分周器７と、アドレス領域特定信号に応じて、基準クロック信号または分周されたクロック信号のいずれをＣＰＵ１に入力するかを選定する選定回路とを備える。 - 特許庁

When the start of the moving picture shot is instructed, a clock switching controller 101 greatly raises the clock frequency at this time and an MPEG transformer 7 raises the access speed to an SDRAM 8 for storing YUV data such as reference data, search data, etc. for the encoding process of moving picture data, thereby enabling the moving picture compression in real time.例文帳に追加

また、動画撮影の開始が指示されたら、その時点で、クロック切り替え制御部１０１によってクロック周波数を大幅に上げ、ＭＰＥＧ変換部７が動画データのエンコード処理に際してリファレンスデータやサーチデータなどのＹＵＶデータを記憶するＳＤＲＡＭ８のアクセス速度を上げることにより、リアルタイムでの動画圧縮を可能とする。 - 特許庁

Using a reference clock pulse generated at a period significantly shorter than that of a frequency signal applied to the ultrasonic motor 6, a pulse generator 4 takes out pulses corresponding in number to the speed difference from the clock pulse train in a specified time and determines the frequency of a drive signal being applied to the ultrasonic motor 6 based on the number of the acquired pulses.例文帳に追加

パルス発生器４は、超音波モータ６に印加される周波信号の発生周期よりずっと小さい周期で発生する基準クロックパルスを利用して、このクロックパルス列の中から、上記速度差に応じた数のパルスを所定時間内に取り出し、当該取得パルスの数を基に、超音波モータ６に印加される駆動信号の周波数を決定する。 - 特許庁

In a HMW signal detector, a code determining part compares a basic wobble signal with a set reference level, detects a pulse representing the time shift analogously, and determines digitally a code value of the basic wobble signal from pulse width indicating a direction using a channel clock signal and a wobble clock signal generated in a PLL.例文帳に追加

ＨＭＷ信号検出器では、コード決定部が基礎ウォッブル信号と設定された基準レベルとを比較して、時間変化方向性を示すパルスをアナログ的に検出し、ＰＬＬで生成されたチャンネルクロック信号及びウォッブルクロック信号を用いて、方向性を示すパルス幅から前記基礎ウォッブル信号のコード値をデジタル的に決定する光ディスクドライブである。 - 特許庁