「Reference clock」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

On the other hand, a CLV reference signal generation means generates a pulse signal proportional to a linear speed on the basis of a synchronous clock signal generated according to the amount of information read or written in the disk recording medium.例文帳に追加

一方、ＣＬＶ基準信号生成手段は、ディスク状記録媒体において読み出され又は書き込まれる情報の量に応じて生成される同期クロック信号に基づき、線速度に比例したパルス信号を生成する。 - 特許庁

When the reference clock frequency is 13.5 MHz, vertical display position control over the liquid crystal display element 121B is stopped at fixed intervals, and the ratio of an effective display area to an input video signal is varied.例文帳に追加

基準クロック周波数が１３．５ＭＨｚであるとき、液晶表示素子１２１Ｂの垂直方向の表示位置制御を一定間隔で停止し、入力映像信号に対する有効表示領域の比率を変化させる。 - 特許庁

This exposure device is provided with a control section 30 for controlling a polygon driver 19 in such a manner that the frequencies of pixel clocks of the respective colors generated in reference clock generating circuits 27R, 27G and 27B are made smaller and the rotating speed of a polygon mirror 18 is made higher.例文帳に追加

基準クロック発生回路２７Ｒ・２７Ｇ・２７Ｂにて発生する各色のピクセルクロックの周波数を小さくしたり、ポリゴンミラー１８の回転速度が速くなるようにポリゴンドライバ１９を制御する制御部３０を設ける。 - 特許庁

To provide data communication equipment and a data communication method wherein data reception is enabled normally in the case that deviation exists in a reference clock time between transmission equipment and reception equipment, and data bit length is changed in the course of data transmission.例文帳に追加

送受信装置間の基準クロック時間にずれがある場合や、データ送信中にデータビット長が変化した場合でも、正常にデータ受信することが可能なデータ通信装置およびデータ通信方法を提供すること。 - 特許庁

CPU 11 reads a first conversion expression program by S2 to convert the time series of detection temperature data into the time series of a practical oscillation frequency f" of a reference clock signal S2, by using the first conversion expression.例文帳に追加

ＣＰＵ１１は、ＣＰＵ１１は、Ｓ２で、第１換算式のプログラムを読み出して、この第１換算式を用いて検出温度データの時系列を基準クロック信号Ｓ２の実際の発振周波数ｆ”の時系列に変換する。 - 特許庁

For the purpose of the fluctuation analysis, by measuring a frequency offset and a frequency drift rate related to an input signal from a reference clock and the periodic input data signal, a gamut (an allowable maximum range) of the fluctuation is displayed.例文帳に追加

変動分析のために、周期的な入力データ信号及び基準クロックから、その入力信号に関する周波数オフセット及び周波数ドリフト率を測定することによって、ふらつきのガマット（許容最大範囲）を表示する。 - 特許庁

To provide a clock signal generator capable of always maintaining an excellent performance by eliminating the need for adjusting a reference voltage to be supplied to a phase lock loop circuit, and also eliminating deterioration in the performance caused by secular changes or the like.例文帳に追加

位相ロックループ回路に供給する基準電圧の調整を不要とするとともに、経年変化等に起因する性能劣化をなくし、常に良好な性能を維持することができるクロック信号発生装置を提供する。 - 特許庁

Synchronous logic is provided via a digitally controlled VCO 104 and is synchronous to the VCO output clock by implementing timing adjustment in association with a reference calculation to allow a frequency control word to contain channel information and transmission modulation information.例文帳に追加

同期論理は、デジタル制御VCO104を介して与えられ、周波数制御語にチャネル情報と送信変調情報を含めるための基準を計算するとともにタイミングを調整することにより、VCOの出力クロックに同期する。 - 特許庁

To add a RTP(Real-time Transport Protocol) time stamp accurately synchronously with the PCR(Program Clock Reference) to data stored in compliance with the MPEG-2-TS format or data bright into the MPEG-2 TS format by hardware in the transmission of the data in compliance with the RTP.例文帳に追加

ＭＰＥＧ２−ＴＳフォーマットに従って保存されているデータや、ハードウェアでＭＰＥＧ２−ＴＳフォーマットとされたデータをＲＴＰに従って送信するに際して、正確にＰＣＲに同期したＲＴＰタイムスタンプを付加する。 - 特許庁

A phase of a reference clock is shifted by 1/n width of a pulse width, n pieces of phase shift pulse are output, two phase shift pulses among each phase shift pulse are input, and a micro-width pulse is generated from a phase difference of both pulses.例文帳に追加

基準クロックの位相をそのパルス幅の１／ｎ幅ずつシフトして、ｎ個の位相シフトパルスを出力し、各位相シフトパルスのうちの２つの位相シフトパルスを入力して、両者の位相差から微小幅パルスを生成する。 - 特許庁

Concerning this frequency oscillator, a cyclic pulse is extracted from the radio wave of a radio wave clock by a demodulation circuit 3 and with this cyclic pulse as a reference, the output frequency of a crystal oscillator 1 is measured by a counter 4.例文帳に追加

本発明の周波数発振器では、電波時計の電波から復調回路３により周期パルスを抽出して、この周期パルスを基準としてカウンタ４により水晶発振器１の出力周波数を測定する。 - 特許庁

At the first half domain of the reference clock, when a direction register 201 outputs the output state 'H', an I/O port terminal 218 becomes 'H' level; the direction register 201 outputs the input state 'L', the I/O port terminal 218 becomes 'L' level.例文帳に追加

基準クロックの前半領域では、方向レジスタ２０１が出力状態“Ｈ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｈ”レベルになり、入力状態“Ｌ”を出力するときは、Ｉ／Ｏポート端子２１８は“Ｌ”レベルになる。 - 特許庁

When the temperature correction request signal A is supplied to the RTC-IC 10, a switching circuit 13 switches a switching signal B from an L level to an H level and a correcting circuit 15 corrects the frequency of a reference clock signal CLK.例文帳に追加

ＲＴＣ−ＩＣ１０に温度補正要求信号Ａが供給された場合、切換回路１３は切換信号ＢをＬレベルからＨレベルに切換え、補正回路１５にて基準クロック信号ＣＬＫの周波数補正を行う。 - 特許庁

On the other hand, a reference clock B changed in phase according to the phase difference information between an ATIP synchronous signal and a code frame synchronous signal is inputted to a phase difference detector 209 in the wobble CLV control circuit 201.例文帳に追加

一方、ＡＴＩＰ同期信号とサブコードフレーム同期信号との位相差情報に応じて位相変化させた基準クロックＢについては、ウォブルＣＬＶ制御回路２０１内の位相差検出器２０９に入力させる。 - 特許庁

A register having the peak level is determined by size transition state switching detection of the results of comparison, and the number of comparisons until that time indicates the time from the stand-up of the latest reference clock to a peak value receiving time.例文帳に追加

比較結果の大小遷移状態切り替わり検出により、ピークレベルが保持されたレジスタを割り出し、そのときまでの比較回数が直近の基準クロックの立上りからピーク値受信時刻までの時間を示すとする。 - 特許庁

To provide a PWM signal generation device that can output a PWM signal of double resolution in a simple circuit without doubling the frequency of a reference clock, and can reduce power consumption.例文帳に追加

本発明は、基準クロックを倍の周波数にすることなく、簡単な回路でＰＷＭ信号の分解能を倍にして出力することができると共に、消費電力を低減することが可能なＰＷＭ信号生成装置を提供する。 - 特許庁

A section stay processing part 701 controls the organization timing of section data through the use of a reference clock to be announced from an AV synthesizing part 91 and the PCRs imparted to the DSMCC section packets and PSI/SI section packets.例文帳に追加

セクション滞留処理部７０１は、ＤＳＭＣＣセクションパケットおよびＰＳＩ／ＳＩセクションパケットに付与されたＰＣＲとＡＶ同期部９１から通知されるリファレンスクロックを用いて、セクションデータの構築タイミングを制御する。 - 特許庁

Since a voltage controlled oscillation circuit (VCO) is not required, the oscillation stabilization waiting time of a reference quick oscillation circuit is made unnecessary, and the start/stop of oscillation operation of each clock multiplication circuit can be linearly controlled by an oscillation control signal.例文帳に追加

また、電圧制御発振回路（ＶＣＯ）を必要としないため基準高速発振回路の発振安定待ち時間が不必要であり、クロック逓倍回路の発振動作開始・停止が発振制御信号によりリニアに制御できる。 - 特許庁

The 1st data input means 300 controls data input/output synchronously with an external reference clock and the 2nd data input output means 200 controls data input/output according to a prescribed data transfer protocol.例文帳に追加

第１のデータ入力手段３００は外部からのリファレンスクロックに同期してデータの入出力を制御し、第２のデータ入出力手段２００は所定のデータ転送プロトコルに従ってデータの入出力を制御する。 - 特許庁

A digital signal processing section 13 is provided with a reference clock generator 131, an EFM signal decoder 132 demodulating an EFM signal inputted from a RF amplifier 12, switching circuits 133a, 133b, and a D/A converter 134.例文帳に追加

デジタル信号処理部１３は、基準クロック発生器１３１と、ＲＦアンプ１２から入力されたＥＦＭ信号を復調するＥＦＭ信号デコーダ１３２、切換回路１３３ａ，１３３ｂ及びＤ／Ａコンバータ１３４を備えている。 - 特許庁

The recording device for digital audio uses an optical clock as a reference oscillator for digital audio and submits an audio signal to analog-digital conversion or submits digital data, to which analog-digital conversion is made, to digital-digital conversion to record digital audio data.例文帳に追加

デジタル・オーディオ用記録装置は、デジタル・オーディオ用基準発振器に光時計を使用し、オーディオ信号をアナログ−デジタル変換し、又はアナログ−デジタル変換したデジタル・データをデジタル−デジタル変換して、デジタル・オーディオ・データを記録する。 - 特許庁

The module has an oscillation circuit in the module or the control circuit applying IO (Input/Output) control to the module by means of the lock signal of a PLL (Phase-Locked Loop) operating the clock supplied from the exterior of the module as a reference signal.例文帳に追加

モジュール内部の発振回路または、モジュール外より供給されるクロックをレファレンス信号として動作するＰＬＬのロック信号で、当該モジュールのＩＯ制御を行う事を特徴とした制御回路を有するモジュール。 - 特許庁

Furthermore, it is determined in such an operational status whether or not a control value X' of a VCXO 213 in a standby system 210 satisfies a relation of α'<X'<β' and determines fault of a reference clock 2a when the value is within the range, and the active system is operated as it is.例文帳に追加

また、この運用状態で予備系のシステム２１０のＶＣＸＯ２１３の制御値X’がα’＜X’＜β’にあるかを判定し、その範囲内にある場合には基準クロック２ａの異常と判定し、現用系のまま運用する。 - 特許庁

A differential signal VRx1 between a test pattern signal VRx being an output from an input buffer 10 and an external reference voltage Vref applied by an LSI tester, and the like is applied to CDR12 to generate a clock signal CLK2.例文帳に追加

入力バッファ１０の出力であるテストパタン信号ＶＲｘとＬＳＩテスタ等より印加される外部基準電圧Ｖｒｅｆとの差動信号ＶＲｘ１がＣＤＲ１２に印加され、クロック信号ＣＬＫ２が生成される。 - 特許庁

The timer function section counts the set value down with a reference clock Sref2', outputs a trigger signal T to the receiving buffer 202b when the counted value reaches "0" to start transferring encoded data, and sets its counted value at the packet sending-out interval counted value Δp again.例文帳に追加

タイマ機能部は、基準クロックSref2’でセット値をダウンカウントし、カウント値が「０」になると受信バッファ２０２ｂへトリガ信号Tを出力して符号化データを転送させ、自身のカウント値をパケット送出間隔計数値Δpに再セットする。 - 特許庁

To provide a device for controlling resources in a communication network for solving problems such as control of radio resources of a base station, programming of a physical layer, "level 2" protection and synchronization control of a reference clock of a channel under control of the base station.例文帳に追加

基地局の無線リソースの制御、物理層のプログラミング、「レベル２」保護、および基地局の制御下にあるチャネルの基準クロックの同期制御という問題を解決する、通信ネットワーク内資源を制御装置を提供する。 - 特許庁

An AND gate block 9 and the number of edges counter block 10 associate partial periods being generated by dividing a reference period of the clock signal into a plurality of periods with the transition points, and generates a first histogram indicating a frequency of the transition points for each of the partial periods.例文帳に追加

ＡＮＤゲートブロック９およびエッジ数カウンタブロック１０は、クロック信号の基準期間を複数に分割した部分期間と変化点とを対応させ、部分期間毎の変化点の頻度を示す第１のヒストグラムを生成する。 - 特許庁

When the temperature correction request signal A is supplied to the RTC-IC 10, a switching circuit 13 switches a switching signal from an L level to a H level, and conducts the frequency correction for a reference clock signal CLK in a correction circuit 15.例文帳に追加

ＲＴＣ−ＩＣ１０に温度補正要求信号Ａが供給された場合、切換回路１３は切換信号ＢをＬレベルからＨレベルに切換え、補正回路１５にて基準クロック信号ＣＬＫの周波数補正を行う。 - 特許庁

A system controller 28 is provided with a stop watch function for counting time elapsed from the point of time of reference on the basis of date information outputted from a clock circuit 30 and recording the elapsed time at the time of image pickup together with the subject images.例文帳に追加

システムコントローラ２８は、時計回路３０から出力される日時情報に基づいて基準時点からの経過時間を計時し、撮像時の経過時間をその被写体像と共に記録するストップウォッチ機能を備える。 - 特許庁

In a shift register 32 which operates in synchronization with a reference clock signal CLK480, after 8 periods of the signal CLK480 while a suspend signal SUSPENDM is changed from 1 to 0, the output SUSPR[0]-[7] of each flip-flop 34-48 is changed from 1 to 0, the output SUSR from an OR circuit 50 is changed from 1 to 0.例文帳に追加

基準クロック信号CLK480に同期して動作するシフトレジスタ32は、サスペンド信号SUSPENDMが1→0に変化して信号CLK480の８周期後に各フリップフロップ34〜48の出力SUSPR[0]〜[7]が1→0に変化し、ＯＲ回路50からの出力SUSRが1→0に変化する。 - 特許庁

A delay part 10 composed of almost the same circuit elements as the VCO 8 receives the output signal of the charge pump and LPF 6 as a reference clock and delays a data signal inputted to the delay part 10.例文帳に追加

前記電圧制御発振器８と略同一の回路素子から構成された遅延部１０はチャージポンプ及びローパスフィルタ６の出力信号を基準クロックとして受け取り、遅延部１０に入力されるデータ信号を遅延する。 - 特許庁

A flip-flop 6 receives output of the selector 1 and output P2 of the 1/2 frequency divider 5, respectively, on input terminals and outputs a 1/2 frequency divided pulse P1 with duty ratio of 50% to be changed according to the selected reference clock.例文帳に追加

フリップフロップ６は、セレクタ１の出力および１／２分周器５の出力Ｐ２を入力端にそれぞれ受け、選択された参照クロックに応じて変化するデューティ比５０％の１／２分周パルスＰ１を出力する。 - 特許庁

A control part CTL of an image processing circuit 400 obtains delay times of the first and last sampling pulses SR0 and SRn+1 making the X-clock signal XCK as reference, and generates an average signal Sh presenting a mean value of them.例文帳に追加

画像処理回路４００の制御部ＣＴＬにおいては、Ｘクロック信号ＸＣＫを基準として、最初と最後のサンプリングパルスＳＲ０、ＳＲn+1の遅延時間を求め、これらの平均値を示す平均化信号Ｓｈを生成する。 - 特許庁

In this semiconductor integrated circuit device, at the preliminary pull-in of a phase locked loop circuit 1, a phase difference detection circuit 8 detects a phase difference between reception data D and reference clock signals RS and outputs phase difference detection signals PD to a loop filter 5 to be locked.例文帳に追加

位相同期ループ回路１の予備引き込み時に、位相差検出回路８が受信データＤと基準クロック信号ＲＳとの位相差を検出し、位相差検出信号ＰＤをループフィルタ５に出力してロックさせる。 - 特許庁

The delayed signals B, C and D are inputted into a selecting circuit 14 together with the reference clock A, one of them is selected and inputted as a sampling pulse of a sampling circuit 6 according to a command from an arithmetic control device 1.例文帳に追加

これらの遅延信号Ｂ、Ｃ、Ｄは、基準クロックＡと共に選択回路１４に入力され、演算制御装置１からの指令により、これらの内の一つが選択されてサンプリング回路６のサンプリングパルスとして入力される。 - 特許庁

This allows oscillation of the VCO 6 to terminate when the reference clock signal 1 is decided to be in a stand-by state, which enables to lower power consumption of all registers constituting cyclic circuit inside the system.例文帳に追加

これより基準クロック信号１が停止しスタンバイ状態に入ったと判別されるとＶＣＯ６の発振が停止するため、システムの内部の周期回路を構成しているすべてのレジスタにおける消費電力の低減が可能となる。 - 特許庁

In the image forming apparatus and method, if two motors which output different numbers of FG pulses per rotation are used, or if motors which output equal numbers of FG pulses per rotation are used at different deceleration ratios, a reference clock is rendered common and a reference multiplication/division circuit 52 is provided before a motor control part.例文帳に追加

本発明の画像形成装置及び方法においては、１回転出力のＦＧパルス数が異なる２つのモータを使用した場合、若しくは、それぞれ１回転出力のＦＧパルス数が同じモータであっても異なる減速比で使用している場合に、基準クロックを共通にしてモータ制御部の前に基準クロック逓倍／分周回路５２を設ける。 - 特許庁

An input signal judging circuit 16 judges a signal input into a serial interface terminal as the signal for setting the reference point, and outputs an ON-signal to an angle calculation circuit 10 via a reference point setting circuit 11, when a serial clock signal SCLK is maintained high for a fixed time after a chip selection signal CSCLK gets active.例文帳に追加

入力信号判断回路１６は、チップセレクト信号ＣＳＣＬＫがアクティブになった後、シリアルクロック信号ＳＣＬＫがハイで一定時間保持されていると、シリアルインターフェース端子に入力された信号が基準点設定のための信号であると判断して、基準点設定回路１１を介して角度計算回路１０にオン信号を出力する。 - 特許庁

By employing the constitution of selecting one of the plurality of tables, when there is a difference in phase between a clock for generating an internal reference wave and the inputted modulation signal, the phase of the internal reference wave is adjusted so as to eliminate the phase difference, and an operation for demodulation is carried out by phase-aligned waveforms.例文帳に追加

そして複数のテーブルのうちで１つを選択できる構成をとることにより、内部基準波を生成するクロックと入力される変調信号の位相に差がある場合でも、その位相差を解消するように内部基準波の位相を調整し、位相のそろった波形で復調のための演算を行うことができるようにする。 - 特許庁

To provide a frame phase synchronizing circuit which generates a frame phase signal suppressing the phase fluctuation for a function block under the control of the frame phase synchronizing circuit when the phase fluctuation of a frame phase signal is incurred by redundant switching or the like of a reference clock or a reference frame phase signal redundantly configured within a communication device.例文帳に追加

通信装置内の冗長構成された基準クロックや基準フレーム位相信号の冗長の切り換え等によりフレーム位相信号の位相変動が発生した場合に、本フレーム位相同期回路の配下の機能ブロックに対して位相変動を抑えたフレーム位相信号を発生するフレーム位相同期回路を提供することを目的とする。 - 特許庁

The time elapsing after passage of a reference mark 161 provided on a disc 160 rotating integrally with a polygon mirror is detected by a photointerrupter 151 before a laser beam is detected by a sensor 220 provided on the scanning unit manufacturing device 200 side is measured as the count of the number of pulses of reference clock and stored in a memory 180.例文帳に追加

例えば、ポリゴンミラーと一体的に回転する円板１６０上に設けられた基準マーク１６１の通過がフォトインタラプタ１５１により検出されてから、走査ユニット製造装置２００側に設けられた検出センサ２２０によりレーザビームが検出されるまでの時間を、基準クロックのパルス数のカウント値として計測し、メモリ１８０に格納する。 - 特許庁

FFT sections 22a, 22b of a signal correlation calculation means 22 convert a clock delay corrected signal (a signal correcting roughly a symbol point) and a reference signal being a modulation reference into signals corresponding to the frequencies of the signals above, a multiplier 22c multiplies the signals corresponding to the frequencies and an inverse FFT section 22c restores the result of multiplication to the signals corresponding to time.例文帳に追加

信号相関計算手段２２のＦＦＴ部２２ａ、２２ｂがクロックディレイ補正済信号（粗くシンボル点を補正した信号）および変調の基準となる基準信号を周波数対応の信号に変換し、乗算器２２ｃによりこれらの周波数対応の信号を乗算し、逆ＦＦＴ部２２ｅにより乗算結果を時間対応の信号に戻す。 - 特許庁

To provide an MPEG coder for packetizing program clock reference information transmitted at transmission at a rate in response to a transmission path in advance, and to provide an MPEG decoder including a jitter suppressing apparatus when network jitter takes place in received data.例文帳に追加

本発明は、送信時に伝送するプログラムクロックレファレンス情報をあらかじめ伝送路に応じたレートによってパケット化し、受信したデータに網ジッタが発生したときにジッタの抑圧装置を有するMPEG復号化装置を提供することを目的とする。 - 特許庁

A PLL circuit consisting of an AD converter 22, a likelihood reference temporary identification circuit 40, a phase error detection circuit 15, a DA converter 17, a loop filter 18 and a voltage control oscillator 20 generates a clock signal 21 synchronized in phase with reproduction data.例文帳に追加

ＡＤ変換器２２、尤度参照仮識別回路４０、位相誤差検出回路１５、ＡＤ変換１７、ループフィルタ１８、電圧制御発振器２０からなるＰＬＬ回路により、再生データに位相同期したクロック信号２１を発生する。 - 特許庁

As a result, when a dot clock changed in phase gradually so as to set the number of pulses of a reference signal to a predetermined number within a predetermined time is formed within one integrated circuit without using an external part, an accurate PWM signal can be obtained.例文帳に追加

この結果、外付け部品を使わず一つの集積回路内で、所定時間内に基準信号のパルス数が所定数になるように徐々に位相が変化するドットクロックを生成した場合に、正確なＰＷＭ信号を得ることが可能になる。 - 特許庁