「Reference clock」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

A clock frequency monitoring device 20 monitors the CK signals of respective channels used for the slave synchronization in OFDM modulators 141-14n, respectively compares them with reference clock signals LO obtained in a rubidium oscillator 16, and monitors whether or not the frequency difference is within an allowable range.例文帳に追加

クロック周波数監視装置２０は、ＯＦＤＭ変調器１４１〜１４ｎで従属同期に供される各チャンネルのＣＫ信号をモニタし、それぞれルビジウム発振器１６で得られる基準クロック信号ＬＯと比較して、その周波数差が許容範囲にあるか否かを監視する。 - 特許庁

A power supply line 15 or a ground line 16 of a reference cell is used as a shield line and the clock signal line 12 and shield lines 11 between which the clock signal line 12 is held are wired in a wiring layer just under the power supply line 15 or the like on a position just under the power supply line 15 or the like.例文帳に追加

標準セルの電源線１５または接地線１６をシールド線として利用するとともに、この電源線等のすぐ下の配線層で、電源線等の真下に、クロック信号線１２と、クロック信号線１２を両側から挟むシールド線１１を配線する。 - 特許庁

To provide an imaging device and an imaging element, suitable for outputting reading information related to reading of a pixel signal such as information representing a reading method (scanning) method of the pixel signal, and also suitable for reducing occurrence of malfunction due to deviation of a clock such as delay of a reference clock.例文帳に追加

画素信号の読出（走査）方式を示す情報などの画素信号の読み出しに係る読出情報を出力するのに好適で、基準クロックの遅延などのクロックのズレによる誤動作の発生を低減するのに好適な撮像装置及び撮像素子を提供する。 - 特許庁

A CMOS inverter type amplifier Amp_1 is used in an external clock mode were an external reference clock signal from an external oscillator Ext_OSC can be fed to an input terminal In, and in an oscillator mode where an oscillator Xtal can be connected between I/O terminals In/Out.例文帳に追加

ＣＭＯＳインバータ型増幅器Ａｍｐ＿１は、入力端子Ｉｎに外部発振器Ｅｘｔ＿ＯＳＣからの外部基準クロック信号が供給可能な外部クロックモードと、入出力端子Ｉｎ・Ｏｕｔ間に振動子Ｘｔａｌが接続可能な発振器モードとで兼用される。 - 特許庁

The first amplifier 4 inputs from the input filter 3 and a clock from a clock generator 15 to a control means 13, controls a switching means 9 and uses this output through a filter 10 for driving the power supply 16 of the second amplifier 5 as a reference potential.例文帳に追加

第１増巾部４は入力フィルタ部３からの入力と、クロック形成部１５からのクロックを制御手段１３に入力して、スイッチング手段９を制御して、この出力をフィルタ１０を通して基準電位として第２増巾部５の電源１６の駆動に使用する。 - 特許庁

To provide a semiconductor device which configures a DLL circuit having a few jitter, also prevents an absolute reference potential in an initial-stage circuit of a clock input or a core of a memory cell array or the like, and materializes a stable operation in a high-speed clock signal, too.例文帳に追加

ジッタの少ないＤＬＬ回路を構成すると共に、クロック入力の初段回路やメモリセルアレイ等のコア部分における絶対的なリファレンス電位が変動してしまうことを防ぎ、高速なクロック信号でも安定した動作を実現する半導体装置を提供する。 - 特許庁

However, a moving average cycle (i) gradually fluctuating at a small fluctuation width can be acquired by passing through the circuits 20 and 22, and a stable output clock (j) which slowly and steadily follows a reference clock (a) can be acquired from the circuit 24.例文帳に追加

しかしながら、周期測定回路２０と移動平均値演算回路２２とを介することにより小さなゆれ幅で緩やかに変動する移動平均の周期(i)が得られ、出力クロック発生回路２４からは基準クロック(a)に対してゆっくりと堅実に追従する安定な出力クロック(j)が得られる。 - 特許庁

To in advance prevent the problem that, since a local clock on a receiving site at start is not locked by a reference program clock, the timing to decode or present a transport packet (TP) is not known or that a packet arrival time becomes discontinuous after discontinuation of real-time streams.例文帳に追加

スタート時に受信サイトにおけるローカルクロックが基準プログラムクロックによってロックされていないために、トランスポートパケット(TP)を復号またはプレゼンテーションするべきタイミングが分からない、あるいは、パケット到着タイムPATが、リアルタイムストリームの不連続のあとに不連続となることを、未然に防止すること。 - 特許庁

To provide a clock data reproduction circuit capable of preventing the occurrence of a phenomenon in which a reference clock signal and a frequency temporarily collapse greatly when coming into a non-signal section between burst signals; and to provide a reproducing method, and a station-side device using the reproduction circuit.例文帳に追加

バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。 - 特許庁

A delay circuit 22 controlled by a microcomputer 23 is provided in the processor 18 and predetermined delay quantity is applied to the reference clock signal supplied from the electronic endoscope 10 and the image signal is accurately latched by a latch pulse based on the clock signal from the delay circuit.例文帳に追加

そして、上記プロセッサ装置１８内にマイコン２３により制御される遅延回路２２を設け、上記電子スコープ１０から供給された基準クロック信号に所定の遅延量を与え、この遅延クロック信号に基づいたラッチパルスで映像信号を正確にラッチする。 - 特許庁

The period signal extracting processor 30 performs Fourier transform, filtering, and Fourier inverse transform and selects a frequency for the Fourier inverse transform to supply a clock signal having a different period from the reference clock, thereby preventing a synchronizing electromagnetic wave noise and image degradation due to the synchronizing electromagnetic wave noise.例文帳に追加

本発明の周期信号抽出装置３０は、フーリエ変換／フィルタ／フーリエ逆変換を実行し、周波数を選択してフーリエ逆変換することにより基準クロックとは異なる周期のクロック信号を与え、同期電磁波ノイズおよび同期電磁波ノイズに起因する画像劣化を防止している。 - 特許庁

To provide a regenerating unit for a wavelength division multiplex system employing an optical fiber, the power consumption and the cost of which can be reduced without imposing restrictions onto wavelength selection and that can use only low frequency components to generate a modulation clock from a single reference clock.例文帳に追加

波長の選択に対する制約を課さずにコストや再生器の消費パワーを低減し、単一の基準クロックから変調クロックを発生するための低周波コンポーネントだけを使用可能な、光ファイバによる波長分割多重伝送システムのための再生器を提供する。 - 特許庁

To provide a main signal processing package that can again match a frame phase in the package to an optimum phase even after a fault is recovered and also match the clock phase in the package to the optimum phase even when the phase of a reference clock is difference due to Loop Back or the like.例文帳に追加

異常が復旧した後もパッケージ内のフレーム位相を最適位相に再位相合わせを可能とし、Ｌｏｏｐ Ｂａｃｋ等の基準クロックの位相が異なった位相になってもパッケージ内の位相を最適位相にすることが可能な主信号処理パッケージを提供する。 - 特許庁

When a call is originated by that mobile terminal 2, the base station equipment 3 determines that this mobile terminal is a registered mobile terminal, extracts a clock signal from its uplink signal and regulates the frequency of an internal reference signal generator based on the extracted clock signal.例文帳に追加

この移動端末２により発呼を行った場合、基地局装置３はこの移動端末が登録移動端末であることを確認して、その上り信号からクロック信号を抽出しこの抽出クロック信号に基いて内部の基準信号発生器の周波数調整を行う。 - 特許庁

Next, a 2nd clock 119 is inputted, and the slew rate of the output buffer 114 is made to increase or decrease so that the phase of the second clock 119 is made in identical with a second differential buffer output signal 220 which starts when the transmission path sending out signals 113 are a 2nd reference voltage 152 or more.例文帳に追加

次に第２のクロック１１９を入力し、第２のクロック１１９と伝送路送出信号１１３が第２の参照電圧１５２以上のとき立ち上がる第２の差動バッファ出力信号２２０の位相を一致させるように出力バッファ１１４のスルーレートを増減させる。 - 特許庁

Synchronously with a vertical synchronizing signal generated by the timing signal generating circuit 105, the control section 121 switches a frequency of the reference timing clock MCLK generated by the multi-output clock generating circuit 110 to a corresponding frequency among a plurality of preset different frequencies.例文帳に追加

制御部１２１は、タイミング信号発生回路１０５が発生する垂直同期信号に同期して、多出力クロック生成回路１１０が生成する基準タイミングクロックＭＣＬＫの周波数を、予め設定されている異なる複数の周波数のうちの対応する周波数に切り換える。 - 特許庁

The radiation noise generated in a specific frequency band of a conventional reference clock can be reduced by imparting a fluctuation to a clock being inputted to a PWM-IC (pulse width modulation-integrated circuit) and an image can be formed without generating a positional shift due to fluctuation of frequency in the image.例文帳に追加

ＰＷＭ−ＩＣに入力するクロックに揺らぎを持たせることにより、従来基準クロックの特定周波数帯で発生した放射ノイズを低減でき、しかも画像にはその周波数の揺らぎによる画像の位置ズレを発生させることなく画像形成ができる。 - 特許庁

A first clock 118 is inputted, and the time delay of a variable delay circuit 203 is made to increase or decrease so that the phase of the first clock 118 is made identical with a first differential buffer output signal 213 which starts when a transmission path sending out signal 113 is a first reference voltage 151 or more.例文帳に追加

第１のクロック１１８を入力し、第１のクロック１１８と伝送路送出信号１１３が第１の参照電圧１５１以上のとき立ち上がる第１の差動バッファ出力信号２１３の位相を一致させるように可変遅延回路２０３の遅延時間を増減させる。 - 特許庁

In the thin film transistor circuit provided with a shift register, a differential amplification circuit for amplifying a voltage difference between a first clock signal and a reference voltage signal is used to obtain a pair of clock signals ϕ and ϕ^* to be inputted to a shift register part of the thin film transistor.例文帳に追加

シフトレジスタを備えた薄膜トランジスタ回路において、前記薄膜トランジスタのシフトレジスタ部に入力する一対のクロック信号φおよびφ＊を、第１のクロック信号および参照電圧信号の電圧差を増幅する差動増幅回路を用いて得ることを特徴とする薄膜トランジスタ回路。 - 特許庁

To provide a clock and data recovery circuit and a recovery method, and a station-side apparatus employing the recovery circuit, capable of preventing occurrence of a phenomenon that, when entering a no-signal interval between burst signals, a frequency is temporarily deviated from that of a reference clock signal considerably.例文帳に追加

バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。 - 特許庁

A clock phase control part 13 detects the positions of respective edges of the input burst data from the n-sequence burst data and controls the phase position of the clock signal into optical one at present on the basis of the detected positions of respective edges with the optimum phase position detected by the head detecting part 12 as a reference.例文帳に追加

クロック位相調整部１３は、ｎ系統のバーストデータから、入力バーストデータの各エッジの位置を検出して、先頭検出部１２が検出した最適な位相位置を基準として、検出された各エッジの位置に基づいて、クロック信号の位相位置を現在最適なものに調整する。 - 特許庁

A phase comparator 12a of the master station 10A compares the slave clock (b) in which the phase variation of Δf has occurred, with the reference clock (a) generated by the master oscillator 11a of the master station itself, creates phase variation information (a) based on a result of the comparison and transmits the created information to the slave station B.例文帳に追加

主局１０Ａの位相比較器１２ａは、Δｆの位相変動が生じた従属クロックｂと自局の主発振器１１ａが生成した基準クロックａとを比較し、その比較結果を基に位相変動情報ａを作成し、それを従属局Ｂに送信する。 - 特許庁

To provide a technology which eliminates the need for altering the value of a set register in a display control section even if a reference clock for image display such as a dot clock is altered in a semiconductor integrated circuit device having a display control section generating a sync signal for image display.例文帳に追加

画像表示用同期信号を生成する表示制御部を有する半導体集積回路装置において、ドットクロック等の画像表示用基準クロックが変更になっても、表示制御部の設定レジスタの値を変更する必要がなくなる技術を提供する。 - 特許庁

A data transfer circuit 24 inputs the control signal and makes the double clock effective for each of the high and low levels of the reference signal to transfer data, a byte enable signal, and a data parity signal through the PCI bus 10 in response to the double clock.例文帳に追加

データ転送回路２４は、制御信号を入力し、高速ＰＣＩ転送許可フラグ２２がセットされていると、基準信号のレベルの高低毎に２逓倍クロックを有効化し、ＰＣＩバス１０上に、データ，バイトイネーブルおよびデータパリティを２逓倍クロックに応答して転送する。 - 特許庁

The frequency/voltage control circuit 40 determines, when at least one maximum digital quantity exceeds reference digital quantity, that power supply voltage is NG and does not change a frequency of a clock output from a clock generation device 20 and power supply voltage output from a regulator 30.例文帳に追加

周波数／電圧制御回路４０は、最大デジタル量のうち基準デジタル量を上回るものが一つでもあった場合には、電源電圧がＮＧであると判定し、クロック発生装置２０から出力されるクロックの周波数やレギュレータ３０から出力される電源電圧を変更しない。 - 特許庁

A DDL circuit is provided between a first node and a second node, and the circuit is provided with a delay circuit in which a reference clock signal supplied to the first node is delayed based on a delay control signal and first to nth (n: integer of 2 or more) internal clock signals are generated.例文帳に追加

ＤＬＬ回路は、第１と第２のノード間に設けられ、遅延制御信号に基づいて前記第１のノードに供給される基準クロック信号を遅延させて第１から第ｎ（ｎは２以上の整数）の内部クロック信号を生成する遅延回路を具備する。 - 特許庁

The alternating voltage signal generated between the terminals of the detection part is inputted into a synchronous detection part 33 through a filter part 31 and an alternating-current amplification part 32, and the output of a clock generation part 35 for generating a clock synchronized with the excitation wave of the oscillation part 34 is synchronously detected and amplified as a reference signal.例文帳に追加

検出部の端子間に発生した交流電圧信号を濾波部３１，交流増幅部３２を介し同期検波部３３に入力し，発振部３４の励振波に同期したクロックを発生させるクロック発生部３５の出力を参照信号として同期検波，増幅する。 - 特許庁

Image data DATAe applied synchronously with a reference clock signal CLKe and a data-enable signal DEe are delayed by two clocks through FFs 31, 33, 38, 40 actuated by the clock signal CLKe and are outputted as image data DTe and a common data-enable signal DE.例文帳に追加

基準となるクロック信号ＣＬＫｅに同期して与えられる画像データＤＡＴＡｅとデータイネーブル信号ＤＥｅは、このクロック信号ＣＬＫｅで動作するＦＦ３１，３３，３８，４０で２クロック分遅延され、画像データＤＴｅと共通のデータイネーブル信号ＤＥとして出力される。 - 特許庁

An A/D converter is used which is provided with a reference voltage generating means for generating a plurality of reference voltages, a differential amplifying means for amplifying a voltage difference between each of the plurality of reference voltages and an input signal voltage and generating a plurality of output voltage sets, and an operating means for receiving the plurality of output voltage sets and operating according to a clock signal.例文帳に追加

複数の参照電圧を生成する参照電圧生成手段と、複数の参照電圧の各々と入力信号電圧との電圧差を増幅し、複数の出力電圧セットを生成する差動増幅手段と、複数の出力電圧セットを受け取り、クロック信号に従って動作する動作手段とを備えるＡ／Ｄ変換器を用いる。 - 特許庁

To provide a phase-locked loop for extracting a clock signal CK from a random NRZ type data signal D, especially a phase-locked loop of double loop arrangement including a phase comparison circuit and a frequency comparison circuit, in which both wide capture range and extraction of a high quality clock signal can be realized without requiring a reference clock signal.例文帳に追加

ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号を必要とすることなく広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供する。 - 特許庁

A clock frequency estimation part 122 discriminates a variation state of the frequency of the GPS clock signal based on a plurality of frequency differences at different times, estimates the frequency of the GPS clock signal at each time, and adjusts the reference correction information for correcting the search object frequency so that a search range of a GPS reception part 217 becomes an ideal frequency band.例文帳に追加

クロック周波数推定部１２２は、異なる時刻の複数の周波数差を基にＧＰＳクロック信号の周波数の変動状態を判別し、各時刻におけるＧＰＳクロック信号の周波数を推定し、ＧＰＳ受信部２１７のサーチ範囲が理想的な周波数帯域となるようにサーチ対象周波数を補正するための基準補正情報を調整する。 - 特許庁

In such a clock generating method, the phase of the generated clock is not shifted even when the reference clock is switched a plurality of times.例文帳に追加

参照クロック２５の周波数を計測する周波数計測部２７と、出力するクロックを参照クロックの周波数に合わせるための周波数調整部２８とを有し、参照クロックの周波数を基準に生成クロック２６を同期させることにより、生成クロックの位相の遷移をなくし、データスリップが発生しないクロック生成方法とし、参照クロックを複数回切り替えても生成クロックの位相の遷移が発生しないものとする。 - 特許庁

The data transmitter-receiver comprises a clock generating part 40 having an oscillator 50 generating and outputting a plurality of clocks CK10-CK30 respectively having different phases and outputting the desired clock out of the plurality of clocks as the reference clock CK10, and a selector SE20 selecting while sequentially switching the plurality of clocks output from the oscillator, in a desired sequence and timing.例文帳に追加

それぞれ異なる位相を有する複数のクロックＣＫ１０〜ＣＫ３０を生成して出力すると共に、複数のクロックのうち所望のクロックを基準クロックＣＫ１０として出力するオシレータ５０と、オシレータから出力される複数のクロックを所望の順序及びタイミングで順次切り替えながら選択するセレクタＳＥ２０とを有するクロック生成部４０を備える。 - 特許庁

A dot clock generated by a pixel CLK generating PLL section 50 based on a horizontal signal in a synchronizing signal extracted from a video signal is used as a sampling clock of digital conversion of a video signal and a reference clock of a picture output by s frame memory control section 31, further, the synchronizing signal is used as a picture output synchronizing signal of the frame memory control section 31.例文帳に追加

映像信号から抽出された同期信号中の水平信号にもとづいて画素CLK生成PLL部50で生成されたドットクロックは、映像信号のデイジタル変換のサンプリングクロックおよびフレームメモリコントロール部31による画像出力の基準クロックとして用いられ、さらに前記同期信号はフレームメモリコントロール部31の画像出力同期信号として用いられる。 - 特許庁

Multiplexing processing pat 30, referring toa reference clock supplied from reference clocks 40, generates/outputs a TS obtained by multiplexing a plurality of data including a video elementary stream supplied from a video encoder 10 and an audio elementary stream supplied from an audio encoder.例文帳に追加

多重化処理部３０は、基準クロック４０から供給される基準クロックを参照しながら、映像エンコーダ１０から供給される映像エレメンタリストリームと音声エンコーダから供給される音声エレメンタリストリームとを含む複数のデータを多重化したTSを生成・出力する。 - 特許庁

A timing control section 113 controls a reference signal generating means 112 to generate a reference signal in a phase timing different from each N symbol period and the synchronizing circuit is synchronously with the received signal by revising a synchronization clock with a phase difference detected from a difference of average correlation values in each timing.例文帳に追加

基準信号発生手段で１１２をタイミング制御部１１３で制御して、Ｎシンボル期間毎に異なる位相タイミングで基準信号を発生し、各々のタイミングでの平均相関値の差から検出した位相差で同期クロックを変更することで、受信信号と同期する。 - 特許庁

The demodulator 82 is input, from the modulator, with a plurality of kinds of demodulation delivery signals DATA having value switching timings different each other, when using the reference clock CLK as a reference, in response to the delivery signals SIN0, SIN1, SIN2 of the ink of three bits.例文帳に追加

復調回路８２には、変調回路から、３ビットのインクの吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２の値に応じて、基準クロックＣＬＫを基準としたときのその値が切り替わるタイミングが互いに異なる複数種類の変調吐出信号ＤＡＴＡが入力される。 - 特許庁

A first counter 430 and a second counter 410 for counting a reference clock CLK input counter values obtained by converting the number of reference CLKs into the number of pixels of each of image readers 210, 230 or the like to a first device control signal generation block 440 and a second device control signal generation block 470.例文帳に追加

基準ＣＬＫを計数する第１カウンタ部４３０，第２カウンタ部４１０は、基準ＣＬＫの数を各画像読取部２１０，２３０の画素数に換算したカウンタ値等を第１デバイス制御信号生成ブロック４４０，第２デバイス制御信号生成ブロック４７０に入力する。 - 特許庁

In a second PLL frequency synthesizer circuit 18, a phase inverting circuit 9 inverts the phase of a reference clock ftcxo supplied from a TCXO2, and generates a phase shift signal ftcxo', and supplies it to a second reference frequency-divider 10.例文帳に追加

第２ＰＬＬ周波数シンセサイザ回路１８では、位相反転回路９は、図２（Ａ）に示すように、ＴＣＸＯ２から供給される基準クロックｆｔｃｘｏの位相を反転させて、図２（Ｂ）に示すように、位相シフト信号ｆｔｃｘｏ’を生成し、第２基準分周器１０に供給する。 - 特許庁

The delay control circuit 1 includes a reference variable delay circuit 3 which delays a reference clock signal, a strobe variable delay circuit 17 which delays the strobe signal, and the delay control circuit 9 for testing which sets a delay time for testing on the variable delay circuits 3 and 17 having the same constitution.例文帳に追加

遅延制御回路１は、基準クロック信号を遅延させる基準可変遅延回路３と、ストローブ信号を遅延させるストローブ可変遅延回路１７と、同一構成である上記可変遅延回路３，１７にテスト用遅延時間を設定するテスト用遅延制御回路９と、を備える。 - 特許庁

Inserted to the last line for example of a field constituting one screen of a computer signal is a reference signal Sref (or Sref1, Sref2) in which prescribed binary data alternately continue horizontally, a reference signal for the purpose of detecting a phase in sampling a computer signal with a prescribed sampling clock.例文帳に追加

コンピュータ信号の1画面を構成するフィールドの最終ライン等に、コンピュータ信号を所定のサンプリングクロックでサンプリングしたときのサンプリング位相を検出するための、水平方向に所定の２値データが交互に連続したレファレンス信号Ｓref（もしくはＳref1，Ｓref2）を挿入する。 - 特許庁

The detector is also provided with a phase difference detection section (DDET) 16 that obtains a change (phase difference) in the unit of baud rate and gives this phase difference signal to an automatic frequency control circuit(AFC) 19, which detects a frequency error of a reference clock required to generate a phase reference signal and to correct the frequency error.例文帳に追加

また、ボーレート単位の変化量（位相差）を求める位相差検出部（ＤＤＥＴ）１６を備え、この位相差信号を自動周波数制御回路（ＡＦＣ）１９に与えて位相基準信号の生成に必要な基準クロックの周波数誤差を検出し、補正を行う。 - 特許庁

This system is provided with a frequency dividing function part 2 for frequency-dividing a clock source 1, a reference address generation part 3 for generating and outputting a random address by address start signals 6 from the frequency dividing function part 2 and a reference data storage memory part 4 for providing the frequency dividing function part 2 with a frequency division numerical value 8.例文帳に追加

クロック源１を分周する分周機能部２と、分周機能部２からのアドレス開始信号６にてランダムアドレスを生成出力する参照アドレス生成部３と、分周機能部２へ分周数値８を提供する参照データ格納メモリ部４を有している。 - 特許庁

When a built-in clock in an endoscope time management part 17 holds a reference time in this case, when starting the ultrasonic image processor 30, an ultrasonic time management part 36 transmits a request for obtaining reference time to the endoscope time management part 17 via communication interfaces 37 and 19.例文帳に追加

このとき、内視鏡時刻管理部１７の内蔵時計が基準時刻を保持している場合、超音波画像処理装置３０の起動時に、超音波時刻管理部３６は、通信インターフェイス３７、１９を経由して、内視鏡時刻管理部１７に対して基準時刻の取得要求を送信する。 - 特許庁

When serial data is transmitted between each of PKGs 141, 14n and 151, and the TSW part 16, time division data is multiplexed at timing proper to each PKG with the starting time of a reference clock as reference and the multiplexed data is also made so as to be divided.例文帳に追加

そして、各ＰＫＧ１４１、ＰＫＧ１４ｎ、ＰＫＧ１５１とＴＳＷ部１６との間でシリアルデータを伝送する場合は、基準クロックの立ち上げ時を基準とし、各ＰＫＧ固有のタイミングで時分割データを多重化すると共に、多重化されたデータを分離するようにする。 - 特許庁