「Reference clock」に関連した英語例文の一覧と使い方(30ページ目) - Weblio英語例文検索

This timing generator for generating the timing signal based on a given reference clock is equipped with a delay circuit part for outputting each pulse of the reference clock in the delayed state as much as a delay quantity given to each pulse, and a pulse selection output part for allowing only a pulse to be outputted as the timing signal among pulses output from the delay circuit part to pass and outputting it.例文帳に追加

与えられる基準クロックに基づいてタイミング信号を生成するタイミング発生器であって、基準クロックのそれぞれのパルスを、それぞれのパルス毎に与えられる遅延量で遅延させて出力する遅延回路部と、遅延回路部が出力するパルスのうち、タイミング信号として出力するべきパルスのみを通過させて出力するパルス選択出力部とを備えるタイミング発生器を提供する。 - 特許庁

In an interference wave detection circuit of a heterodyne receiver, a local oscillator output signal or a clock oscillator output signal is modulated with an out-of-sound band reference signal, and it is determined whether the reference signal exists in a demodulated signal or not, or it is determined whether an interference wave exists or not on the basis of at least one of an amplitude level of the reference signal, the change of frequency, etc.例文帳に追加

ヘテロダイン方式の受信機の妨害波検出回路において、局部発振器出力信号又はクロック発振器出力信号を、音声帯域外の基準信号で変調するとともに、復調信号中に上記基準信号の有無、又は、基準信号の振幅レベル、周波数の変化等の少なくとも一つに基づいて妨害波の有無を判断する。 - 特許庁

A range of control voltages on the basis of a clock of a highly stable oscillator is stored in advance, a control value (control voltage value) synchronously controlled with the reference clock is written periodically to a memory and a range of a control voltage corresponding to a determined frequency control range is corrected on the basis of the control value.例文帳に追加

本発明では、予め高安定発振器のクロックに基づく制御電圧範囲を保持しておき、基準クロックと同期制御する制御値（制御電圧値）を定期的にメモリに書き込み、この制御値に基づき、定められた周波数制御範囲に対応する制御電圧の範囲を補正する。 - 特許庁

A reference clock CKREF having the frequency corresponded to the reproduction frequency of the data reproduced from the MO area is frequency-divided by a frequency divider 202 in accordance with a recording density ratio of the header and the MO area, then a sampling clock CKSMP having the frequency corresponded to the reproduction frequency of preformat data reproduced from the header is produced.例文帳に追加

ＭＯエリアより再生されるデータの再生周波数に対応した周波数を持つリファレンスクロックＣＫREFを、分周器２０２で、ヘッダとＭＯエリアの記録密度の比に応じて分周し、ヘッダより再生されるプリフォーマットデータの再生周波数に対応した周波数のサンプリングクロックＣＫSMPを生成する。 - 特許庁

The method and system for network terminal clock synchronization includes: determining each round trip delay time from a master terminal to each slave terminal; and offsetting the clock of each slave terminal by an amount proportional to each determined round trip delay time such that the master terminal and each of the slave terminals have about the same point of reference in time.例文帳に追加

マスター端末からそれぞれのスレーブ端末までの各ラウンド・トリップ遅延時間を確定すること、および、マスター端末およびスレーブ端末のそれぞれが、時間上のほぼ同じ基準点を有するように、それぞれのスレーブ端末のクロックを、確定された各ラウンド・トリップ遅延時間に比例する量だけオフセットさせることを含む。 - 特許庁

In an image processing arithmetic circuits 10 to 14, the resolution and gradation of inputted image data D are changed by prescribed arithmetic processing and a delay circuit 4 generates a plurality of delay signals having different delay time periods delayed by a time interval in a clock period from a reference clock signal CLK.例文帳に追加

画像処理演算回路１０〜１４において、入力される画像データＤの解像度及び階調が、所定の演算処理により変更され、遅延回路４により、基準クロック信号ＣＬＫから、クロック周期内の時間間隔で遅延された遅延時間の異なる複数の遅延信号が生成される。 - 特許庁

The operation mode setting device includes an operation mode set control part which determines phases of a reference clock and a feedback clock, and generates a fixation delaying signal, and an operation mode setting part which responds to a phase comparison signal and a pulse signal by controlling a reset signal and the fixation delaying signal, and generates a fixation completing signal.例文帳に追加

本発明の動作モード設定装置は、基準クロックとフィードバッククロックの位相を判別して固定猶予信号を生成する動作モード設定制御部およびリセット信号と前記固定猶予信号の制御によって位相比較信号とパルス信号に応答して固定完了信号を生成する動作モード設定部を含む。 - 特許庁

The information reproducing device 100 is provided with a digital timer circuit 76 synchronizing with a reference clock of data separator circuit 91 for determining data from a clock from an output signal J of a TDF 70 as a means for setting a masking time of the TDF 70 for removing the mis-pulse of the reproducing digital signal d.例文帳に追加

本発明に係る情報再生装置１００には、再生ディジタル信号ｄのミスパルスを除去するＴＤＦ７０のマスク時間を設定する手段として、ＴＤＦ７０の出力信号Ｊからデータとクロックとを判別するデータセパレータ回路９１の基準クロックに同期したディジタルタイマ回路７６を設けている。 - 特許庁

When data are transmitted from two or more slave nodes 3 to one master node 1 through a serial bus 4, the phase of clock signals embedded in serial data is previously synchronized with that of the reference clock signals of the master node 1, whereby the overhead of resynchronization can be prevented from occurring even if the slave nodes 3 are switched.例文帳に追加

シリアルバス４を介して複数のスレーブノード３から１つのマスターノード１へのデータ伝送する際、シリアルデータに埋め込まれるクロック信号の位相を予めマスターノード１側の基準クロック信号に合わせることにより、スレーブノード３が切り換わっても再同期のオーバーヘッドが生じないようになる。 - 特許庁

A clock signal generation circuit 172 latches signals fed back from an inverting output terminal Q (bar) in response to the rising edge of reference clock signals S0, outputs them from a non-inverting output terminal Q, also inverts the output signals and outputs them from the inverting phase output terminal Q (bar).例文帳に追加

クロック信号生成回路１７２は、逆相出力端子Ｑ（バー）からフィードバックされる信号を基準クロック信号Ｓ０の立ち上がりエッジに応答して、ラッチして正相出力端子Ｑから出力すると共にこの出力信号を反転して逆相出力端子Ｑ（バー）から出力する。 - 特許庁

In the portable telephone terminal equipment 1, a control circuit 2 calculates a correction value for satisfying conditions in which a lapse time of a system time extracted by a radio circuit 3 coincides with that of the terminal time generated from a clock counter 18 of a clock circuit 9, and corrects a reference value of a counter 17 based on the calculated correction value.例文帳に追加

携帯電話端末１において、制御回路２は、無線回路３が抽出したシステム時刻の経過時間と、時計回路９の時計カウンタ１８が生成した端末時刻の経過時間とが一致する条件を満たす補正値を算出し、算出した補正値に基づいてカウンタ１７における基準値を補正する。 - 特許庁

In the rough tuning mode, a frequency band selection circuit 14 switches the capacitance value of the rough tuning capacitor 102p so as to set the oscillation frequency band of the voltage controlled oscillator 11 to an oscillation frequency band corresponding to a target frequency based on frequency difference between a reference clock and the frequency divided clock.例文帳に追加

周波数帯域選択回路14は、粗調整モードにおいて、電圧制御発振器11の発振周波数帯域が目標周波数に対応する発振周波数帯域に設定されるように、基準クロックと分周クロックとの周波数差に基づいて粗調整コンデンサ102pの容量値を切り替える。 - 特許庁

On the basis of that a phase of an output clock of the PLL circuit 10 for a lockup period is lagged from or led to a phase of the reference input clock, the delay is controlled and advancing or lagging only the phase momentarily can reduce the lockup period of the PLL circuit 10.例文帳に追加

ロックアップ期間のＰＬＬ回路１０の出力クロックが基準入力クロックに対して位相が所定量以上遅れているか又は進んでいるか検出結果に基づいて、遅延量を制御し、位相のみを瞬間的に進ませ又は遅らせることにより、ＰＬＬ回路１０のロックアップ期間を短縮する。 - 特許庁

The reference frequency generating circuit employed for a signal conditioner conducting signal processing is provided with a counter circuit that counts a known gate signal with a system clock signal and a frequency divider that applies frequency division to the system clock signal by using a ratio of the count of the counter circuit to a received data signal for a frequency division ratio.例文帳に追加

信号処理を行うシグナルコンディショナに用いられる基準周波数発生回路において、既知のゲート信号をシステムクロック信号でカウントするカウンタ回路と、このカウンタ回路のカウント値と入力されるデータ信号との比を分周比として前記システムクロック信号を分周する分周器とを設ける。 - 特許庁

An F/F element 31 provided in an output control circuit 30 of the pulse train generator 100 receives a clock signal CL from a reference clock generating circuit 10, and inverts an output signal from the pulse train generator 100 in each time of leading-up of the signal CL to generate each pulse for constituting a definite pulse train G.例文帳に追加

パルス列生成装置１００の出力制御回路３０に備えたＦ／Ｆ素子３１は、基準クロック生成回路１０からクロック信号ＣＬを受け、この信号ＣＬが立ち上がる度に、パルス列生成装置１００の出力信号を反転させて有限パルス列Ｇを構成する各パルスを生成する。 - 特許庁

At that time, to perform comparison to check whether deviation occurs and to more accurately calculate the two pieces of above time information of a fixed period, DMAC (direct memory access controller) transfer completion interruption to be used for PCM data transfer is used as a latching trigger of an internal reference clock counting part for reproducing a clock synchronized with a broadcasting station.例文帳に追加

その際、ズレが生じているかの比較の為、一定期間の上記２つの時間情報をより正確に求める為に、ＰＣＭデータ転送に用いるＤＭＡＣ転送完了割り込みを放送局に同期したクロックを再現する内部基準クロックカウント部のラッチ用トリガとして使用する。 - 特許庁

A semiconductor integrated circuit is provided with: a DLL circuit 101a for outputting n pieces of clock signals CKi (i is 1 to n) delayed from a reference signal RCLK by a delay time of i×T; a DCMP circuit 103a; and a buffer insertion circuit 102a provided with n pieces of buffers B1 to B16 corresponding to n pieces of the clock signals CKi.例文帳に追加

基準信号ＲＣＬＫから遅延時間ｉ×Ｔだけ遅れたｎ個のクロック信号ＣＫｉ（ｉは１〜ｎ）を出力するＤＬＬ回路１０１ａと、ＤＣＭＰ回路１０３ａと、ｎ個のクロック信号ＣＫｉに対応したｎ個のバッファーＢ１〜Ｂ１６を備えたバッファー挿入回路１０２ａとを有する。 - 特許庁

In a terminal station device 10, a multiple clock of a frequency higher than a master clock of a reference time of a whole subscriber device is generated and a phase difference from an expected phase corresponding to the number of multiple clocks is detected as phase difference information for every TDMA burst frame in an upstream direction from each terminal device 12.例文帳に追加

端局装置で、加入者装置全体の基準タイミングとなるマスタクロックより周波数の高い逓倍クロックを生成し、各終端装置からの上り方向のＴＤＭＡバーストフレームごとに、逓倍クロックのクロック数分に対応する期待位相からの位相差を位相差情報として検出する。 - 特許庁

The zero crossing position information and reference information of a reproduced digital signal 6 obtained by A/D conversion by the over sampling clock 12 are converted into information synchronized with a channel bit clock 14 by an operation period conversion means 9 and the converted information is supplied to a PRML signal processing means 17 and a level discriminating binarizing means 18.例文帳に追加

また、このオーバーサンプリングクロック１２によりＡ／Ｄ変換した再生デジタル信号６のゼロクロス位置情報と基準情報とを、動作周期変換手段９によりチャネルビットクロック１４に同期したものに変換し、ＰＲＭＬ信号処理手段１７とレベル判別２値化手段１８とに供給する。 - 特許庁

The clock device of the 6th relay station 16 is only subordinately synchronized with a reference clock supplied from the network center 10 and the 6th relay station 16 starts up; and subordinate synchronism is established in the order of the 5th relay station 15 to the base station B, so that the whole network speedily starts up.例文帳に追加

ネットワークセンタ１０から供給された基準クロックにより第６中継局１６のクロック装置が従属同期するだけで第６中継局１６は立ち上がり、次いで第５中継局１５から基地局Ｂへの順で従属同期が確立していき、ネットワーク全体が迅速に立ち上がるようになる。 - 特許庁

Each synchronization circuit receives the first complementary digital signal set and a clock signal, uses the clock signal as the timing reference of the first complementary digital signal set, and outputs a second complementary digital signal set corresponding to the first complementary digital signal set to a digital-to-analog conversion unit, so as to convert the second complementary digital signal into an analog signal.例文帳に追加

各同期化回路は、第一相補デジタル信号組とクロック信号を受信し、 クロック信号を、第一相補デジタル信号組の時間基準とし、第一相補デジタル組に対応して、第二相補デジタル信号組を、デジタル／アナログ変換ユニットに出力して、第二相補デジタル信号をアナログ信号に変換する。 - 特許庁

The up/down counter 10, a D/A conversion circuit 14, and a voltage comparator 15 constitute an integrating circuit for the DC voltage V7, and the clock switching circuit 18 is controlled by a voltage value V12 resulting from comparison of DC voltages V7 and V11 to switch the frequency of the reference clock to the up/down counter 5.例文帳に追加

アップ・ダウンカウンタ１０、Ｄ/Ａ変換回路１４及び電圧比較器１５は、直流電圧Ｖ７に対する積分回路を構成し、この直流電圧Ｖ７及びＶ１１を比較した電圧値Ｖ１２により、クロック切換回路１８が制御され、アップ・ダウンカウンタ５の基準クロックの周波数が切り換えられる。 - 特許庁

The circuit 30 frequency-divides a reference clock clk 0 by a plurality of frequency-dividing values that differ in size, to generate frequency-dividing signals of a plurality of frequencies that differ in size, and selects the frequency-dividing signal of a frequency of the size that corresponds to the size of the number of the detection to output an operation clock clk 1.例文帳に追加

クロック分周回路３０は、基準クロックclk0を大きさの異なる複数の分周値で分周して大きさの異なる複数の周波数の分周信号を生成し、検出数の大きさに対応した大きさの周波数の前記分周信号を選択して動作クロックclk1を出力する。 - 特許庁

A timing control circuit 200 is provided with a delay circuit group 202 for delaying a reference clock signal CLK, a selection circuit 203 for selecting signals C1 to C6 on the basis of a selection signal CTL, and an enable signal generation circuit 204 for generating the enable signal EN on the basis of an enable clock signal CLKe.例文帳に追加

タイミング制御回路２００は、基準クロック信号ＣＬＫを遅延させる遅延回路群２０２と、選択信号ＣＴＬに基づいて信号Ｃ１〜Ｃ６を選択する選択回路２０３と、イネーブルクロック信号ＣＬＫｅに基づいてイネーブル信号ＥＮを生成するイネーブル信号生成回路２０４を備える。 - 特許庁

To provide reference clock selecting device/method which can suppress the fluctuation of a system clock used in a mobile communication base station device, can stabilize a system itself and can suppress the step-out of data and the erroneous recognition of data when the mobile communication base station device is operated.例文帳に追加

本発明は、移動体通信基地局装置内にて使用するシステムクロックの揺らぎを抑えてシステム自体を安定させることができ、移動体通信基地局装置の運用時のデータ同期はずれやデータの誤認識を抑えることができる基準クロック選択装置及び基準クロック選択方法を提供することを課題とする。 - 特許庁

A gate control circuit 8 generates a gate control signal Vgate1 applied to a PMOS transistor 1 such that the PMOS transistor 1 performs an ON/OFF operation once in each cycle of a clock signal CK0, based on the clock signal CK0 from a clock generation circuit 9 and an output Vcomp of a comparator 7 for comparing a divided voltage Vob of an output voltage Vo with a reference voltage Vref.例文帳に追加

ゲート制御回路８は、ＰＭＯＳトランジスタ１に与えるゲート制御信号Ｖｇａｔｅ１を、クロック発生回路９からのクロック信号ＣＫ０と、出力電圧Ｖｏの分圧電圧Ｖｏｂと基準電圧Ｖｒｅｆとを比較するコンパレータ７の出力Ｖｃｏｍｐとに基づき、ＰＭＯＳトランジスタ１がクロック信号ＣＫ０の各周期内において１回オン・オフ動作を行うように生成する。 - 特許庁

A signal is recorded by changing, in multiple stages, the edge position (magnetic wall 47) of a magnetic domain formed in a magnetic recording layer 42 with respect to a reference clock recorded as a pit 45 indicating a physical shape change.例文帳に追加

磁気記録層４２に形成される磁区のエッジ位置（磁壁４７）を、物理的な形状変化であるピット４５として記録されている基準クロックに対して多段階に変移させることによって信号を記録する。 - 特許庁

A reference pixel generating section 1 provides an output of a binary processing image obtained by scanning an original image as a surrounding pixel matrix S0 around a target pixel X based on a transfer clock C0 and a horizontal synchronizing signal H1.例文帳に追加

参照画素生成部１は、原画を走査して得られる２値化画像を、転送クロックＣ０及び水平同期信号Ｈ１に応じて、注目画素Ｘを中心とした周辺画素マトリクスＳ０として出力する。 - 特許庁

When focus search operation is performed, a reference clock for PWM frequency-divided by a frequency-divider 22 is selected by a switch 23, while a lamp wave signal from a lamp circuit 27 is selected by a switch 28.例文帳に追加

フォーカスサーチ動作を行う際、分周器２２で分周されたＰＷＭ用基準クロックがスイッチ２３によって選択されるとともに、ランプ回路２７からのランプ波信号がスイッチ２８によって選択される。 - 特許庁

Thus, servo information can always be read out from a magnetic disk 11 in the optimum state in a form in which influence of the eccentricity and the rotation unevenness of the magnetic disk and the long-time jitter of a reference clock, etc. is suppressed as much as possible.例文帳に追加

これにより、磁気ディスクの偏心及び回転ムラや基準クロックのロングタイムジッタ等の影響を極力抑えたかたちで、磁気ディスク１１からサーボ情報を常に最適な状態で読み出すことができる。 - 特許庁

The phase locked loop circuit is provided with a voltage controlled oscillator 12, a reference clock 14, a control 20 that generates a selected signal, and a frequency divider 16 that receives either of two kinds of oscillator signals as an input signal.例文帳に追加

可変周波数発振器１２と、基準信号源１４と、選択信号を発生する制御ブロック２０と、上記二種の発振器信号の一つを入力信号として受ける周波数分割器１６とを備える。 - 特許庁

A coding frame pulse generating means 9 uses a video input frame pulse 105 to set once a reference phase, subsequently frequency-divides a prescribed number of video input clocks 104 and generates a coded frame pulse 106 by using a self-running clock.例文帳に追加

符号化フレームパルス生成手段9は、映像入力フレームパルス105により一度基準位相を設定し、その後は、映像入力クロック104を所定数だけ分周して、自走で符号化フレームパルス106を生成する。 - 特許庁

To improve production efficiency and reduce production cost with reference to a semiconductor integrated circuit (SIC) such as a driver IC with a large number of output pads arranged and electronic circuit device such as an electronic clock by reducing the chip area.例文帳に追加

出力パッドを多数設けたドライバーＩＣのような半導体集積回路および電子時計などの電子回路装置において、チップ面積の縮小化を図り、生産効率の向上とコストダウンを図る。 - 特許庁

Thus, the frequency of the reference clock is varied and the timing signal varies in period, so that the frequency of the voice signal (the interval or speed of a reproduced sound) reproduced by the D/A converting circuit varies.例文帳に追加

基準クロックの周波数を変化させることにより、タイミング信号の周期が変化し、これによりＤ／Ａ変換回路により再生される音声信号の周波数（再生音の音程又は速度）が変化する。 - 特許庁

To measure the jitter of a program clock reference(PCR), frequency offset and a drift rate in a motion picture engineering group(MPEG) by utilizing a selectable constant measurement bandwidth when PCR arrival time is unequal and a PCR rate is variable.例文帳に追加

プログラム時刻基準参照値(PCR)到着時間が不均一で、PCRレートが可変である場合に、選択可能な一定測定帯域幅を利用して、MPEGにおけるPCRのジッタ、周波数オフセット及びドリフト・レートを測定する。 - 特許庁

An IF input of a satellite radio wave is received by a receiving circuit 6, and a PCR signal contained in its subcode area is extracted by a demodulation circuit 7 on the next stage and inputted to a CPU 12 as a reference clock.例文帳に追加

衛星電波のＩＦ入力を受信回路６で受け、そのサブコード領域に含まれるＰＣＲ信号を次段の復調回路７によって抽出し、基準クロックとしてＣＰＵ１２に入力させる。 - 特許庁

The VCXO corresponding to the latest setting time information is selected on the basis of the storage contents of the memories 14, 24, and the selected VCXO is caused to oscillate according to the reference value for generating a clock of the target frequency.例文帳に追加

メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。 - 特許庁

The real-time clock can correct the clocked time of the clocking circuit 5 by extending a time reference signal St in a time direction by a logical slowing/quickening circuit 6 on the basis of the temperature correction data.例文帳に追加

そして、リアルタイムクロック１は、論理緩急回路６がこの温度補正データに基づいて時間基準信号Ｓｔを時間方向に伸長することにより、計時回路５の計時時刻を補正することができる。 - 特許庁

To provide a jitter attenuator capable of generating a reference clock wherein the effect of input jitter is suppressed without the need for mount of an arithmetic processing circuit for performing statistic processing such as moving average.例文帳に追加

移動平均などの統計処理を実施する演算処理回路を搭載することなく、入力ジッタの影響が抑圧された基準クロックを生成することができるジッタアッテネータを得ることを目的とする。 - 特許庁

To provide a PLL circuit which generates a clock signal of high stability by converging a voltage controlled oscillator into a stable state in a short time even when discontinuity occurs in the period of a reference input signal.例文帳に追加

基準入力信号の周期に不連続が生じても、電圧制御発振器の安定状態への収束を短時間に行い、安定度が高いクロック信号を生成するＰＬＬ回路を提供する。 - 特許庁

A PLL/wobble decoder 4 and a spindle controller 7 rotate the optical disk 1 at fixed line speed by controlling a spindle motor 2 so that the wobble signal read from the optical disk 1 is synchronized with a reference clock.例文帳に追加

ＰＬＬ／ウォブルデコーダ４及びスピンドルコントローラ７は、光ディスク１から読み出されたウォブル信号が基準クロックと同期するようにスピンドルモータ２を制御して光ディスク１を線速度一定で回転させる。 - 特許庁

By extracting the wobbling signal from the output reproduced from a DVD and obtaining a binarized wobbling pulse, this wobbling pulse is counted by a reference clock over the specified period and integrally processed by a period integration part 50.例文帳に追加

ＤＶＤからの再生出力からウォブリング信号を抽出して２値化したウォブリングパルスを得て、周期積算部５０が、このウォブリングパルスを所定の周期に亘って基準クロックでカウントして積算処理する。 - 特許庁

Furthermore, this random pulse train generating circuit is provided with feedback paths (15, 16, 17) which frequency-divide the outputted random pulse train, and change a reference voltage Vref in a range which does not exceed a predetermined value or a clock frequency in a sample/hold time according as the frequency is high or low.例文帳に追加

さらに、出力されるランダムパルス列を分周し、その周波数の高低に応じて所定値を越えない範囲の基準電圧Ｖref やサンプルホールド時のクロック周波数を変化させる帰還路(15,16,17)を備える。 - 特許庁

To provide a synchronous time observation system for assuring the absolute time information of data being measured by a sensor without making expensive a transmission device and making complex the peripheral circuit and structure of a reference clock oscillator.例文帳に追加

送信装置の高額化や基準クロック発振器周辺回路・構造の複雑化を招くことなく、センサによって測定されたデータの絶対的な時刻情報が保証可能な時刻同期系観測システムを提供する。 - 特許庁

A wait request circuit receives information representing the frequency of the modulated clock signal and generates a wait request signal to an external bus interface when the information shows that the information represents a frequency higher than a reference frequency.例文帳に追加

ウエイト要求回路は、変調クロック信号の周波数を表す情報を受け、この情報が基準周波数より高いことを示すときに、外部バスインタフェースに対するウエイト要求信号を発生する。 - 特許庁