「Reference clock」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

In an oscillator circuit 100 with a sweeping function, a first counter 10 counts a reference clock REFCLK a number of times corresponding to a digital first setting signal S1, and generates a first counting completion signal S3 asserted on counting completion.例文帳に追加

スイープ機能付きオシレータ回路１００において、第１カウンタ１０は、基準クロックＲＥＦＣＬＫをデジタルの第１設定信号Ｓ１に応じた回数カウントし、カウント完了を契機としてアサートされる第１カウント完了信号Ｓ３を生成する。 - 特許庁

CLK1-CLK3 are generated by changing the phase of a CLK0 generated from an oscillator 415 for a prescribed amount in phase change circuits 416-418 and they are selected in a selector 409 and turned to the reference clock of triangular waves in pulse width modulation.例文帳に追加

発振器４１５より発生したＣＬＫ０の位相を位相変化回路４１６〜４１８で所定量変化させてＣＬＫ１〜ＣＬＫ３を生成し、これらをセレクタ４０９で選択してパルス幅変調における三角波の基準クロックとする。 - 特許庁

Furthermore, when the analog input voltage Vin becomes lower than or equal with a reference voltage (-V2), a threshold voltage (-V1) is varied so as to invert output in a comparator 11b for each clock during fixed clocks by operating a binary voltage output circuit 13b.例文帳に追加

また、アナログ入力電圧Ｖｉｎが基準電圧（−Ｖ２）以下になると、二値電圧出力回路１３ｂの動作によって、コンパレータ１１ｂにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（−Ｖ１）が変化する。 - 特許庁

Since the counting period is shifted, there is little probability that the phase of the input signal and that of the reference clock coincide with each other at the start and the end of counting in all frequency measuring units even if they coincide with each other in one frequency measuring unit.例文帳に追加

カウント期間をずらすことにより、一つの周波数測定ユニットにおいて、入力信号と基準クロックとの位相がカウント開始と終了で一致したとしても、他の周波数測定ユニットでも一致する可能性はほとんどない。 - 特許庁

With reference to the predetermined time, an operation process, such as division of an acquired counter value by the predetermined time, acquires an error of the clock frequency (or period) of the oscillation circuit driving the slave CPU, and corrects the error, thereby improving the accuracy thereof.例文帳に追加

予め決められた所定時間を基準とし、得られたカウンタ値を所定時間で除算する等の演算処理によって、スレーブＣＰＵを駆動する発振回路のクロック周波数（又は周期）の誤差を求め、補正することによりその精度を高める。 - 特許庁

The calculation part corrects main scanning period count number in the clock unit so that the difference between the product of the main scanning period count number and the number of the total scanning lines in one frame and a sub scanning period count number is reduced, and accordingly, decides the reference interval.例文帳に追加

その演算部は、主走査周期カウント数と１フレーム内の全走査線数との積と副走査周期カウント数との間の差が減少するように、主走査周期カウント数をクロック単位で補正し、それにより、基準間隔を決定する。 - 特許庁

When an analog input voltage Vin becomes equal with or higher than a reference voltage (+V2), a threshold voltage (+V1) is varied so as to invert output in a comparator 11a for each clock during fixed clocks by operating a binary voltage output circuit 13a.例文帳に追加

アナログ入力電圧Ｖｉｎが基準電圧（＋Ｖ２）以上になると、二値電圧出力回路１３ａの動作によって、コンパレータ１１ａにおける出力が、一定クロックの間、１クロック毎に反転するように、閾値電圧（＋Ｖ１）が変化する。 - 特許庁

The semiconductor circuit 10 divides a frequency band into first and second frequency bands by a given reference frequency and decides which frequency band the frequency band covering an input clock signal belongs to.例文帳に追加

所与の基準周波数によって周波数帯域を第１の周波数帯域と第２の周波数帯域に分割し、入力クロック信号の属する周波数帯域がいずれの周波数帯域に属するか判定する半導体回路１０である。 - 特許庁

In one embodiment, a TCXO crystal serves as a reference frequency source for the navigation satellite receiver and locking onto the satellite transmissions allows highly accurate frequency synthesis and clock generation by it for the communication device.例文帳に追加

一つの実施例において、ＴＣＸＯ水晶が航法衛星受信機のリファレンス用周波数源の役割を果たし、衛星の伝送にロックすることにより通信装置のための高度に精度の高い周波数合成及びクロック生成が可能になる。 - 特許庁

To provide a semiconductor device capable of accurately measuring the phase difference between the reference clock signal and data to be measured and the pulse width of data to be measured, without using a high-speed timing signal.例文帳に追加

本発明は、高速なクロック信号を使用することなく、基準クロック信号と計測対象データの位相差、及び計測対象データのパルス幅を高精度に計測することができる半導体装置及びその位相差計測方法を提供する。 - 特許庁

The sampling section 41 is equipped with a circuit configured by connecting in parallel from a first stage up to an n-th stage, sampling circuits 41a-41e configured by connecting in cascade n (n is an integer ≥1) flip-flops which operate in synchronization with a reference clock for example.例文帳に追加

サンプリング部４１は、例えば基準クロックに同期して動作するフリップフロップをｎ個（ｎは１以上の整数）縦続接続してなるサンプリング回路４１ａ〜４１ｅを、第１段目から第ｎ段目まで並列接続してなる回路を備える。 - 特許庁

When white data used as reference in image processing are read (S31), the phase of an analog sampling clock in the A/D converter is changed for moving a sampling point in one pixel period (S34), and an output level peak value at each sampling point is confirmed(S32, S33).例文帳に追加

画像処理の際に基準となる白データの読み取り時（Ｓ３１）に、ＡＤコンバータのアナログサンプリングクロックの位相を変更して１画素期間内でサンプリングポイントを移動させ（Ｓ３４）、各サンプリングポイントにおける出力レベルピーク値を確認する。 - 特許庁

To provide a signal output control device, and a signal output control method providing observation via an output terminal on a real time basis of a value of a signal operated at a predetermined reference clock and carried through a plurality of signal lines.例文帳に追加

所定の基準クロックで稼動する複数の信号線を流れる信号の値を、出力端子を介してリアルタイムに外部から観測することができるようにする信号出力制御装置、および信号出力制御方法を提供する。 - 特許庁

To provide an information processing method that suppresses failure of a connection between hosts due to frequency deviation of a synchronous signal (reference clock) even when each of an information processing device and an external device is operated by a periodic signal having a different frequency variation range.例文帳に追加

情報処理装置と外部装置の夫々が異なる周波数変動範囲を有する周期信号で動作する場合であっても、同期信号（基準クロック）の周波数偏差に起因するホスト間接続の不具合を抑制する方法を提供する。 - 特許庁

To provide a roadside device capable of notifying a user of an on-vehicle device of abnormality and surely preventing a malfunction without repeating a reset operation in a radio section when a reference clock signal or a control signal stops.例文帳に追加

基準クロック信号や制御信号が途絶えたときに、車載装置のユーザーに対して、異常を報知することができると共に無線部においてリセット動作を繰り返すことなく、確実に誤動作を防止することができる路側装置を提供する。 - 特許庁

To provide a transmitter and a recording and reproducing device where no restriction on the configuration is caused, no high hardware/software cost is required, a reference clock is restored, and possibility of decoding encryption is not high even when much time is taken and to provide a program recording medium.例文帳に追加

著作権主張されたデータをＭＰＥＧ２ーＴＳのトランスポートパケットを利用してＩＥＥＥ１３９４バスを介して伝送する際、伝送用に暗号化されたデータをそのまま記録すると基準クロックの復元が不可能になる。 - 特許庁

This watch has a motor for driving at least one clock hand via reduction gear train (8, 9, 10, 11, 12, 13), and a means for detecting (22) at least one angular reference position of an intermediate wheel (9) forming a part of the reduction gear train.例文帳に追加

本発明の時計は、減速輪列（８，９，１０，１１，１２，１３）を介して少なくとも１個の針を駆動するモータと、減速輪列の一部を形成する中間ホイール（９）の少なくとも１個の角度基準位置を検出する手段（２２）とを有する。 - 特許庁

To provide a method and a circuit for inspecting quality of a delay synchronization loop circuit with which inspection efficiency is enhanced by instantaneously judging whether or not a reference signal is synchronized with an internal clock signal.例文帳に追加

基準信号と内部クロック信号とが同期しているか否かを瞬時に判断することによって検査効率を向上させることができる遅延同期ループ回路の良否検査方法及び遅延同期ループ回路の良否検査回路を提供する。 - 特許庁

To provide a frequency control device for a reference clock signal in which a free run frequency is controlled into a specified frequency value with a change of the free run frequency caused by a change in a circuit component with the passage of time, repair, a circuit change and the like.例文帳に追加

回路部品の経年変化、修理、回路変更等々に起因するフリーラン周波数の変化に伴って当該フリーラン周波数を規定の周波数値に制御することができる基準クロック信号の周波数制御装置を提供する。 - 特許庁

To provide an imaging device achieving improvement in accuracy for screen composition of a screen separation reading CCD, improvement in image quality, gradual decrease of spurious radiation from a flexible printed board, and gradual decrease of a multiplication number on the reception side due to the transmission of a reference clock with the changed duty.例文帳に追加

画面分割読み出しＣＣＤの画面合成の精度向上、画質向上や、フレキからの不要輻射逓減、またデューティを変えた基準クロックを伝送することによる受け側での逓倍数の逓減を可能とする撮像装置の提供。 - 特許庁

The circuit is provided with a pulse generating circuit 2 generating a plurality of pulse signals in an inputted clock signal CLK as a reference and a voltage output circuit 3 changing a voltage level of an output stepwise based on a plurality of the pulse signals.例文帳に追加

入力されるクロック信号ＣＬＫに基準として複数のパルス信号を発生させるパルス発生回路２と、複数のパルス信号に基づいて出力の電圧レベルをステップ状に変化させる電圧出力回路３と、を有している。 - 特許庁

A capacitor element charges/discharges a power source voltage turned on/off responding to the clock signal by a switching transistor, and a comparator circuit compares a constant reference voltage generated from the power source voltage by a BGR circuit 211 with the retaining voltage by the capacitor element.例文帳に追加

スイッチングトランジスタによりクロック信号に対応してオン／オフされる電源電圧をコンデンサ素子が充／放電し、ＢＧＲ回路２１１が電源電圧から生成する一定の基準電圧とコンデンサ素子の保持電圧とをコンパレータ回路が比較する。 - 特許庁

Since one cycle of the C/A code is extremely accurate 1 ms, by generating the carrier signals and the clock signals with it as a reference signal, the frequency deviation of a transmission side from a reception side is eliminated and waveform distortion at the time of data transmission/reception is eliminated.例文帳に追加

Ｃ／Ａコードの１周期は極めて正確な１ｍｓであるため、これを基準の信号としてキャリア信号，クロック信号を発生することにより、送信側と受信側の周波数ずれが無くなりデータ送受信時の波形歪みがなくなる。 - 特許庁

Phase controllers 15 to 18 have a comparator 15 that compares the clock signal with a reference signal, and output control current varying so as to reduce a phase difference between these signals as the current being supplied to the plural current-controlled delay circuits 11.例文帳に追加

位相制御部１５〜１８は、クロック信号と基準信号とを比較する比較器１５を有し、これらの信号の位相差を減らすように変化する制御電流を、複数の電流制御遅延回路１１に供給する電流として出力する。 - 特許庁

A SCF with a built-in IC configures the time constant section 8 for the switching control and the time constant τ thereof is freely adjustably controlled by a clock signal Fclk resulting from the frequency-division of a reference signal generated from a VCO 6 at a variable frequency division rate.例文帳に追加

切換制御のための時定数部８をＩＣ内に内蔵したＳＣＦで構成し、その時定数τは、ＶＣＯ６で生成される基準信号を可変の分周率で分周したクロック信号Ｆｃｌｋで調整自在に制御する。 - 特許庁

A clocking circuit 102 calculates frequency-divided time values by sampling the time values determined by continuously counting a fundamental clock each period of the first reference phase signal and a smoothing circuit 103 calculates a mean frequency-divided time value of the frequency-divided time values.例文帳に追加

計時回路１０２は基本クロックを連続カウントすることにより定まる時刻値を第１基準位相信号の周期毎に標本化して分周時刻値を求め、平滑化回路１０３は分周時刻値の平均分周時刻値を求める。 - 特許庁

Then, in a phase comparison part 5, a cumulative expected value generated by cumulatively adding the expected value in a cumulative expected value generation part 3 and the counted value of a counter 1 held in a register 2 are compared by a phase comparison timing for the respective cycles of the reference clock signals.例文帳に追加

そして位相比較部５では、累積期待値発生部３で上述の期待値を累積加算して発生された累積期待値と、レジスタ２に保持されたカウンタ１のカウント値とを基準クロック信号の周期毎の位相比較タイミングで比較する。 - 特許庁

To provide an image processing system, etc. which can execute image processing according to various image modes in a state of simplifying a configuration of an image processing circuit and that of an output circuit for outputting a reference clock or the like to the image processing circuit.例文帳に追加

画像処理回路と当該画像処理回路に基準クロック等を出力する出力回路の構成を簡素化した状態で、種々の画像モードに応じて画像処理を実行することが可能な画像処理システム等を提供すること。 - 特許庁

The device 2 is composed by comprising a TS buffer circuit 200 which stores the TS packets, a transfer rate calculating means 201 which calculates a transfer rate based on PCR (Program Clock Reference) of the TS packets, a frequency generation circuit 202 which generates a reproduction rate clock frequency of the TS buffer circuit 200 based on the transfer rate in order to retransmit the transferred broadcast signal.例文帳に追加

そして、転送された放送信号を再送信するために、装置２を、ＴＳパケットを格納するＴＳバッファー回路２００と、ＴＳパケットのＰＣＲに基づいて転送レートを計算する転送レート計算手段２０１と、この転送レートに基づいてＴＳバッファー回路２００の再生レートクロック周波数を生成する周波数生成回路２０２とを備えて構成した。 - 特許庁

Binary received data DATA_0 are normalized by sampling them with a reference clock CLK_ref, and pulses are generated in repetition cycles A equal to the reciprocal of the bit transmission rate of the received data DATA_0 in synchronism with respective edges of data DATA for reception obtained by the normalization and are used as a reception clock CLK for extracting bits from the data DATA for reception.例文帳に追加

２値の受信データＤＡＴＡ_0を基準クロックＣＬＫ_refでサンプリングすることによって正規化し、これにより得られる受信用データＤＡＴＡの各エッジに同期して受信データＤＡＴＡ_0のビット伝送速度の逆数に等しい繰り返し周期Ａでパルスを生成し、このパルスを受信用データＤＡＴＡからビット抽出を行うための受信クロックＣＬＫとする。 - 特許庁

When the reference clock can be acquired, a CPU 106 predictively calculates phase error information due to the secular change characteristic of the clock frequency from the VCO 104 by each period informed from a time count means 11 in advance on the basis of the phase error information outputted from a phase comparator 2, and stores a control voltage for correcting its phase error to a self-running DA setting memory 109.例文帳に追加

基準クロックが取得出来ている時、ＣＰＵ１０６は位相比較器２より出力される位相誤差情報より、予め計時手段１１０で通知される周期毎にＶＣＯ１０４のクロック周波数の経年変化特性による位相誤差情報を予測して算出し、その位相誤差を補正する制御電圧値を自走ＤＡ設定メモリ１０９に記憶する。 - 特許庁

The clock generating circuit has a detecting part 61 to detect pulses of a reference clock signal CLKR, an oscillator 63 to start to oscillate on the basis of the detection result of the detecting part 61, and a counter 62 to count the pulse number by inputting an oscillation signal GENCK of the oscillator 63 and to instruct the stop of oscillation to the oscillator 63 when the pulse number reaches a prescribed number.例文帳に追加

基準クロック信号ＣＬＫＲのパルスを検出する検出部６１と、上記検出部６１の検出結果に基づいて発振し始める発振器６３と、上記発振器６３の発振信号ＧＥＮＣＫを入力してパルス数を計数し、当該パルス数が所定数に達すると発振の停止を上記発振器６３に指示するカウンタ６２と、を有する。 - 特許庁

The two hand type battery-run clock is provided with a reversibly stepping motor 4, a clock driving circuit part 3 which supplies control output switching a driving direction of a minute hand 6 and hour hand 7 in a regular direction or reverse direction, and a reference voltage detecting part 9 which detects the voltage state of the battery 2, and outputs detecting signal.例文帳に追加

可逆ステッピングモータ４と、この可逆ステッピングモータ４に対して分針６と時針７とを順方向に駆動する回転動作と逆方向に駆動する回転動作とに切り換える制御出力を供給する時計駆動回路部３と、電池２の電圧状態を検出して時計駆動回路部３に対して検出信号を出力する基準電圧検出部９とを備える。 - 特許庁

A television receiver having a DDRSDRAM includes: channel extraction means for extracting a signal corresponding to a selected channel from a television broadcast signal through the use of a reference frequency to specify a band including the selected channel; and frequency change means for shifting the reference frequency used by the channel extraction means when the reference frequency corresponding to the selected channel is the multiplication of an operation clock of the DDRSDRAM.例文帳に追加

ＤＤＲＳＤＲＡＭを備えるテレビジョン受像機において、選局チャンネルが含まれる帯域を特定するための基準周波数を用いて、テレビジョン放送信号から選局チャンネルに対応する信号を抽出するチャンネル抽出手段と、選局チャンネルに対応する前記基準周波数が前記ＤＤＲＳＤＲＡＭの動作クロックの偏倍となる場合は、前記チャンネル抽出手段が用いる基準周波数をシフトさせる周波数変更手段と、を有する。 - 特許庁

The latency control circuit includes a master unit for activating at least one reference signal on the basis of a reference signal and an internal clock signal, and a plurality of slave units for receiving at least one master signal and a plurality of signals, each of the plurality of slave units generating an output signal on the basis of at least one of the plurality of received signals.例文帳に追加

基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁

The latency control circuit includes a master unit activating at least one reference signal, based on the reference signal and an internal clock signal, and a plurality of slave units receiving at least one master signal and a plurality of signals, and each of the plurality of slave units generates an output signal, based on at least one among the received plurality of signals.例文帳に追加

基準信号及び内部クロック信号に基づいて少なくとも一つの基準信号を活性化するマスタユニットと、少なくとも一つのマスタ信号及び複数の信号を受信する複数のスレーブユニットと、を備え、複数のスレーブユニットの各々は、受信された複数の信号のうち少なくとも一つに基づいて出力信号を発生させるレイテンシー制御回路。 - 特許庁

To solve such problem that reproduced sounds of high tone quality and high fidelity are unable to obtain due to the deterioration of resolution and localization of the sound is not obtained, and the dissatisfaction in the presence due to the unnatural sound is generated, by realizing a reference frequency generator for clock generator, which is excellent in a jitter and wander as a reference oscillator for digital audio and also excellent as the music use.例文帳に追加

デジタルオーディオ用基準発振器として、ジッタ及びワンダともに優れ、且つ音楽用として優れたクロックジェネレータ用基準周波数発生器を実現する事により、音の分解能劣化及び定位性劣化などによる高音質及び高忠実度な再生音が得られず、不自然な音による臨場感に不満が発生する問題を解決することを目的とする。 - 特許庁

A transmission apparatus 2 transmits, before each of data signals each comprising a 8-bit MAC frame, a reference signal including pulses whose number corresponds to each MAC frame number a receiver 3 recovers a clock used for sampling on the basis of the received reference signal pulses, recognizes the frame number by counting the pulses, and cross-references the recognized frame number with the data signal received for every 8 bits.例文帳に追加

送信装置２において、ＭＡＣフレームの８ビットごとのデータ信号の前に、そのＭＡＣフレームのフレーム番号に応じた数のパルスを含む参照信号を送信し、受信装置３において、受信した参照信号のパルスに基づいてサンプリングのためのクロック再生を行うとともに、そのパルスをカウントしてフレーム番号を認識し、８ビットごとに受信するデータ信号と対応付ける。 - 特許庁

A delay control circuit 6 for generating a delay control signal comprising a digital value DCTRL [n:0] for controlling a delay value is provided on a side of a central control circuit 2 for generating a reference signal actCLK on the basis of an external clock extCLK, and the central control circuit 2 supplies the reference signal and the delay control signal to a local control circuit 3.例文帳に追加

外部クロックｅｘｔＣＬＫに基づき基準信号ａｃｔＣＬＫを生成する中央制御回路２側に、遅延値を制御するディジタル値ＤＣＴＲＬ［ｎ：０］からなる遅延制御信号を生成する遅延制御回路６を設け、中央制御回路２からローカル制御回路３に対して基準信号と遅延制御信号とを供給する。 - 特許庁

An optical disk (100) is provided with a recording area where predetermined clock information (WBL) which is (i) included in a first frequency band that is definable by a first reference frequency (Fstd) and (ii) defined by a frequency that is an integral multiple of the first reference frequency is preformatted for recording the record data.例文帳に追加

光ディスク（１００）は、記録データを記録するために、（i）第１基準周波数（Fstd）によって規定可能な（従来の再生機による自己相関関係に基づく検出方法では検出不可能な）第１周波数帯域に含まれると共に、（ii）第１基準周波数の整数倍である周波数によって規定される所定クロック情報（WBL）がプリフォーマットされる記録領域を備える。 - 特許庁

A designated signal based on an operation clock is input to a delay circuit 2 having the same configuration as a component specified as a component constituting an obstacle to the operational guarantee of the semiconductor integrated circuit, and a signal obtained through the circuit is compared with a signal generated in a reference signal generating circuit 4 for regulating the reference time of the operational guarantee of the semiconductor integrated circuit.例文帳に追加

半導体集積回路の動作保障の障害となる構成要素として特定された構成要素と同一構成を有する遅延回路２に、動作クロックに基づく所定信号を入力し、それを介して得た信号と、半導体集積回路の動作保障の基準時間を規定するためのリファレンス信号発生回路４で生成された信号とを比較する。 - 特許庁

A reference macro 15 comprises a PLL (phase locked loop) 16 and clock buffers (buffers for sharing in claims) 17 and 18, and has pseudo interconnections 21 and 22 alternative to those corresponding to interconnections of conventional macros 32, 33, and 34 for data communication as shown in the figure.例文帳に追加

基準マクロ１５は、ＰＬＬ１６とクロックバッファ（請求項における分配用バッファ）１７，１８から構成され、前述した図１０，１１の従来例におけるデータ通信用マクロ３２、３３，３４の配線に対応した配線に変わる擬似配線２１，２２を有している。 - 特許庁

An error composition part 306 applies maximum proportion composition to a phase error signal generated based on the integral value of the inverse spread signal according to the reception level of each path, and the frequency of the reference clock signal Sck is adjusted based on this composite result.例文帳に追加

当該逆拡散信号の積分値に基づいて生成された位相誤差信号は、誤差合成部３０６において各パスの受信レベルに応じて最大比合成され、この合成結果に応じて基準クロック信号Ｓｃｋの周波数が調節される。 - 特許庁

To provide a PON system by which a reference clock signal for synchronization on the station side is transmitted to the side of subscriber's houses without performing special communication between an optical line terminal of the station side and individual optical line terminal of the subscriber side.例文帳に追加

本発明は、局側終端装置と個々の加入者側終端装置との間で特別な通信を行うことなく、局側の同期用基準クロック信号を加入者宅側に伝達することが可能なＰＯＮシステムを提供することを目的とする。 - 特許庁

A sampling part 21 conducts intermittently by M pieces memory processing for sample values of a reference signal Sr and a measured signal Sx with respect to the first memory 24 and the second memory 26, in a prescribed period longer than a period, of a clock signal Cs, multiplied with a plurality of M times.例文帳に追加

標本化部２１は、第１のメモリ２４と第２のメモリ２６に対する基準信号Ｓｒと被測定信号Ｓｘのサンプル値の記憶処理を、クロック信号Ｃｓの周期の複数Ｍ倍より長い所定周期でＭ個ずつ間欠的に行う。 - 特許庁