「Time Clock」に関連した英語例文の一覧と使い方(60ページ目) - Weblio英語例文検索

In the temperature recording device 1, a sensor measuring a temperature in the storage house every predetermined time, a clock part, a memory storing temperature measurement results along with information such as time, an interface part carrying out communication with a temperature checker, and a CPU are included in a button battery type body 2.例文帳に追加

温度記録装置１は、貯蔵庫内の温度を所定時間毎に測定するセンサ、時計部、温度測定結果を時刻等の情報とともに格納するメモリ、温度チェッカーとの通信を行うインターフェース部、およびＣＰＵを、ボタン電池型の本体２に内蔵する。 - 特許庁

To match the start time of valid data to be input to a source driver on the latter stage side with the fetch time even when a source driver having an output number such that final data is not ended in a frequency dividing clock unit is included in a plurality of cascade-connected source drivers.例文帳に追加

カスケード接続される複数のソースドライバにおいて、最終データが分周クロック単位で終わらない出力数のソースドライバが含まれる場合であっても、後段側のソースドライバに入力される有効データのタイミングと取り込みタイミングとを合わせること。 - 特許庁

To provide a date and time displaying device which serves as a simple clock attached to a prescription medicine bag and capable of recording a date and time the medicine is taken to prevent a failure or duplicate of taking the medicine and which can be reset by only opening/closing a clip and be used repeatedly.例文帳に追加

薬の飲み忘れや二重飲みを防止するために、処方箋袋に取付けて服用した日時を記録することができる簡易時計であり、クリップの開閉だけでリセットすることができて繰り返し使用可能な日時表示器を提供する。 - 特許庁

Each of the slave devices 12 receives the synchronous packet, calculates the difference between a cumulative time stamp value To of the master device 11 and a cumulative time stamp value Ti of the slave device 12 itself, and adjusts the frequency of a variable frequency clock source 20 according to the difference (To-Ti).例文帳に追加

スレーブ装置１２は、上記同期パケットを受信し、マスター装置１１の累計タイムスタンプ値Ｔｏとスレーブ装置１２自身の累計タイムスタンプ値Ｔｉとの差分を算出し、差分（Ｔｏ−Ｔｉ）に応じて、周波数可変クロック源２０の周波数を調整する。 - 特許庁

A 24-hour clock display part 34, in which one edge in a belt-like length direction becomes a start edge time display part 34a and the other edge in the length direction becomes an end edge time display part 34b, is displayed on a screen of a monitor A displaying information on energy.例文帳に追加

エネルギーに関する情報を表示するモニターＡの画面に、帯状をした長手方向の一端が始端時刻表示部３４ａとなり且つ長手方向の他端が終端時刻表示部３４ｂとなった２４時間時計表示部３４を表示する。 - 特許庁

Then, timing for returning the character is judged in each game device according to the time of the clock and the loan expiry time, and the character can be used in the first game device and the character is disabled from being used in the second game device at the return timing.例文帳に追加

その後、各ゲーム装置において時計の時刻と貸借終了時刻に基づいてキャラクタを返却するタイミングを個別に判断し、その返却タイミングにおいて第１ゲーム装置ではキャラクタの利用を可能とし、第２ゲーム装置ではキャラクタの利用を不可能とする。 - 特許庁

The data processing device receives the radio signals from the moving-body equipment terminal via the radio relay device, and based on the position information and the clock-time information, calculates time necessary for the moving body to move through a preset distance in the radio area.例文帳に追加

データ処理装置は、無線中継装置を介して移動体装着端末からの無線信号を受信し、位置情報及び時刻情報に基づき、移動体が無線エリア内において予め設定された距離を移動するのにかかる時間を算出する。 - 特許庁

A performance control board 90 sets the timing value of a present date/hour by RTCM (Real-Time Clock Module) as a standard value based on that a date/time standard value command is input from a connector of an existing constitution where a performance control command is input.例文帳に追加

演出制御基板９０において、演出制御コマンドが入力される既存の構成であるコネクタから日時標準値コマンドを入力させることに基づいて、ＲＴＣＭ（リアルタイムクロックモジュール）による現在日時の計時値を標準値に設定する。 - 特許庁

Also by the system CPU 11, the data reproducing time is recognized from the managing information being recorded on the disk, and the calculation is executed by using the information from the clock part, then the preliminarily announced time for the finish of reproduction is displayed on a monitor part 7 or a panel display part 16.例文帳に追加

またシステムＣＰＵ１１は，ディスクに記録されている管理用の情報からデータ再生時間を認識して、時計部からの情報を用いて計算を行い、再生終了予告時刻をモニタ部７あるいはパネル表示部１６に表示する。 - 特許庁

Thus, at the time of reading the data, since the time when a bit line pair is connected to an input-output line pair becomes longer and the voltage difference of the bit line pair is sufficiently transferred to the input-output line pair, data are read out correctly synchronously with the high-speed clock signal.例文帳に追加

従って、データ読み出し時に、ビット線対と入出力線対との接続される時間が長くなり、ビット線対の電圧差が入出力線対に十分に伝達されるので、高速なクロック信号に同期してデータを正確に読み出すことができる。 - 特許庁

The electronic signature contains time information based on an accurate and fair clock that the authentication institution 20 owns, the time information can be electronically read out of the electronic signature, recorded, stored and disclosed permanently together with the management numbers and the identification codes.例文帳に追加

電子署名には、認証機関２０が所有する正確かつ公正な時計に由来する時刻情報を含み、電子署名から当該時刻情報を電子的に読み出しを可能とし、管理番号、識別コードで合わせて永続的に記録保存および公開する。 - 特許庁

Regardless of the printing resolution, the internal clock of ink discharge is created on the basis of the average time when the conveyor belt moves the printing space in low resolution, so that high-resolution printing is made even in the average time when the conveyor belt moves the space in the low resolution.例文帳に追加

このように、印字解像度にかかわらず、搬送ベルトが低解像度の印字間隔を移動する平均時間を基にインク吐出の内部クロックを生成することができ、低解像度の間隔を移動する平均時間からでも、高解像度の印字が行える。 - 特許庁

While two mobile stations PS-A and PS-B are path-multiplexed, a lock generation section 52 generates a clock so that a transmission time of a symbol to the mobile station PS-B is shifted from a transmission time of a symbol to PS-A just by a 0.5 symbol term.例文帳に追加

２つの移動局ＰＳ−Ａと、ＰＳ−Ｂとがパス多重されている場合に、クロック生成部５２は、移動局ＰＳ−Ｂへのシンボルの送信時刻をＰＳ−Ａへのシンボルの送信時刻に対して０．５シンボル期間だけずらすようにクロックを生成する。 - 特許庁

To maintain phase relation independently of delay quantity even when delay adjustment is performed in a time unit having no relation with the integer times of sampling time of an inverse fast Fourier transform (IFFT) sampling clock, and to solve a delay difference which may be generated between respective OFDM modulation output systems.例文帳に追加

ＩＦＦＴサンプリングクロックのサンプリング時間とは整数倍の関係にない時間単位で遅延調整が成される場合でも、遅延量によらず位相関係を維持して、ＯＦＤＭ変調出力の各系統の間に生じる遅延差を解消する。 - 特許庁

This alarm clock 30 receives a content assigned preliminarily by the user from a content distribution server 10 via a mobile terminal 20, before a predetermined alarm time, and information indicated by the received content is notified when the alarm time comes.例文帳に追加

目覚まし時計３０は、予め定められた報知時刻の前に、携帯端末２０を介してコンテンツ配信サーバ１０から、ユーザによって予め指定されたコンテンツを受信し、報知時刻になった時に、受信したコンテンツにより示される情報を報知する。 - 特許庁

In the method, the first time delay of a clock signal CLK from the logic section to the control input of a precharge device 84, and the second time delay of a logic signal from the logic section to the control input of an output device 88 are determined.例文帳に追加

この方法では、論理区画からプリチャージ・デバイス８４の制御入力へのクロック信号ＣＬＫの第１の時間遅延７０（Ｄ３）、および論理区画から出力デバイス８８の制御入力への論理信号の第２の時間遅延７２（Ｄ１）が決定される。 - 特許庁

A pointer control part 12 measures a period with an input based on a present time input from a clock 70 when a touch input is performed, and causes a pointer C to move to a one-lower virtual plane (depth side) if the period with the input elapses a dwell time of t1.例文帳に追加

ポインタ制御部１２は、タッチ入力がなされると時計７０から入力される現在時刻に基づいて入力あり時間を計測し、入力あり滞留時間ｔ１以上経過していれば、ポインタＣを更に一つ下（奥側）の仮想平面に移動させる。 - 特許庁

When storing data in an MO 22, the signature generation part 11 generates a signature (authenticator) from data, time information of the tamper-free clock 21 and the signature key 31, the data and the time information are written in a user region 22a and the signature is written in a write-once region 22b.例文帳に追加

署名生成部１１は、ＭＯ２２へのデータ保存の際には、データと、タンパフリー時計２１の時間情報と、署名鍵３１とにより、署名（認証子）を作成し、データと時間情報はユーザ領域２２ａに書込み、署名はライトワンス領域２２ｂに書込む。 - 特許庁

A work quantity calculating means 50 reads out the work item from the work content storage means 56, and reads the inputted time of information from a clock 57 when inputting the opening and finishing information on work, and writes the time in a work data storage means 58.例文帳に追加

作業量算出手段５０は、作業内容記憶手段５６から作業項目を読み出し、作業の開始、終了の情報が入力すると、時計５７からそれらの情報が入力した時刻を読み取り、作業データ記憶手段５８に書き込む。 - 特許庁

Further the first and second correction count values f and b as the number of the high-speed clock 28 are read in each of a time from the start of the period T to the first multiplied pulse 20, and a time from the last multiplied pulse 20 to the end of the period T.例文帳に追加

また、周期Ｔの開始時から最初の逓倍パルス２０までの間および最後の逓倍パルス２０から周期Ｔの終了時までの間のそれぞれにおいて、高速クロック２８の数である第１および第２補正カウント値ｆおよびｂを読み込む。 - 特許庁

If a person performing moving first moves a piece 700 and pushes a Shogi game button switch 432A, one's own waiting time counting is interrupted, the waiting time counting of the other party begins, and furthermore that effect is informed from a Shogi game clock 432 to a Shogi game place side personal computer 410.例文帳に追加

先手が駒７００を指して対局ボタンスイッチ４３２Ａを押すと、自己の待ち時間カウントが中断されるとともに、相手方の持ち時間のカウントが開始し、更にその旨が対局時計４３２から対局場側パソコン４１０に通知される。 - 特許庁

The signature generating section 11, when data is preserved in an MO disk 22, generates a signature (an authenticator) by the data, time information of the tamperfree clock 21 and the signature key 31, and the data and time information is written in a user area 22a and the signature is written in a write-once area 22b.例文帳に追加

署名生成部１１は、ＭＯ２２へのデータ保存の際には、データと、タンパフリー時計２１の時間情報と、署名鍵３１とにより、署名（認証子）を作成し、データと時間情報はユーザ領域２２ａに書込み、署名はライトワンス領域２２ｂに書込む。 - 特許庁

To provide an apparatus and a method for controlling a motor, capable of generating a pulse of a reference clock width for a counter as a minimum pulse width and preventing the frequency of a generated pulse from skipping at the time of setting the next pulse width time.例文帳に追加

最小パルス幅としてカウンタ用の基準クロック幅の発生パルスを発生させることができ、次のパルス幅時間をセットする時に発生パルスの周波数とびを起こさないようにすることができるモータの制御装置とモータの制御方法を提供すること。 - 特許庁

The semiconductor integrated circuit device is provided with a first delay time decision circuit deciding a signal delay time by a test clock through a dummy input/output circuit set equally to a signal delay time of a first output circuit and the first and second input circuits, and the decision area is temporally changed on the basis of a decision result of the first delay time decision circuit.例文帳に追加

上記第１出力回路及び上記第１、第２入力回路の信号遅延時間に同等に設定されたダミー入力・出力回路を通したテストクロックにより信号遅延時間を判定する第１遅延時間判定回路とを設け、上記判定領域を上記第１遅延時間判定回路の判定結果に基づいて時間的に変化させる。 - 特許庁

Synchronization between a mobile terminal device and a broadcasting station is established by preventing a time-lag between a STC value for reproduction which is a system time reference value for reproduction to be acquired by calculation from a received PCR value and the system clock of the terminal and a PTS value for audio which is presentation time information for audio reproduction for establishing synchronization after intentionally performing adjustment of an audio reproduction time.例文帳に追加

意図的に音声再生時間の調整を行い、受信したＰＣＲ値と端末のシステムクロックから計算で求まる再生用のシステム時刻基準値である再生用ＳＴＣ値と、同期を取るための音声再生用提示時刻情報であるＡｕｄｉｏ用ＰＴＳ値の時間のズレを無くす事で、携帯端末装置と放送局の同期を取る。 - 特許庁

In the case of synchronization transfer with an extension unit upon request from a CPU, the extension unit outputs a system clock SCLK as a RefSig signal externally, and the RefSig signal is delayed by about 1/4 of the period of the system clock SCLK and data D also have a similar delay time.例文帳に追加

制御回路は、ＣＰＵからの要求を受けて拡張ユニットと同期転送するに際し、拡張ユニットは、システムクロックＳＣＬＫをＲｅｆＳｉｇ信号として外部に出力するが、ＲｅｆＳｉｇ信号は、システムクロックＳＣＬＫの周期の１／４程度遅延が発生しており、データＤも同様の遅延時間を有している。 - 特許庁

To provide an error rate measuring apparatus provided with an automatic search circuit by which the unrequired measurement of an error rate can be eliminated and the time required for detecting the optimum phase of a clock minimum in the error rate can be shortened, and to provide an optimum clock phase detection method therefor.例文帳に追加

本発明の課題は、不必要な誤り率の測定を省略して、誤り率が最小となるクロックの最適位相を検出するまでの時間を短縮することが可能なオートサーチ回路を備える誤り率測定器及び誤り率測定器の最適クロック位相検出方法を提供することである。 - 特許庁

The delay control circuit samples the outputted delay signal in response to a transition of a second clock signal having twice a frequency of the first clock signal, and controls the delay circuit based upon the sampled value so that the outputted delay signal has an increased/decreased delay time.例文帳に追加

前記遅延制御回路は前記第１クロック信号の２倍の周波数を有する第２クロック信号の遷移に応答して前記出力された遅延信号をサンプリングし、前記出力された遅延信号が増加／減少した遅延時間を有するように前記サンプリングされた値によって前記遅延回路を制御する。 - 特許庁

The semiconductor storage device includes a temperature sensor 12 for detecting the internal temperature of the device, an oscillator 13 generating a clock signal, and a latch circuit 11 for performing the driving based on the clock signal of the oscillator 13 and temporally latching temperature data from the temperature sensor 12 at the time when a command from an external controller is received.例文帳に追加

装置内部の温度を検出する温度センサ１２と、クロック信号を発生するオシレータ１３と、オシレータ１３のクロック信号に基づいて駆動するとともに、外部のコントローラからのコマンドを受けたときにその時点での温度センサ１２からの温度データを一時的にラッチするラッチ回路１１と、を備える。 - 特許庁

A computer apparatus has a timer 5 capable of setting an arbitrary time, sets the timer 5 when an OS (operating system) starts up an interrupt handler 2, makes a CPU 1 change the clock frequency to be higher and quickly execute response processing from the start up of the handler 2, and makes the CPU 1 lower the clock frequency, when the timer 5 has expired.例文帳に追加

任意の時刻を設定できるタイマ５を設け、ＯＳ４が、割り込みハンドラ２の起動時に、タイマ５をセットし、かつＣＰＵ１に対してクロック周波数を高く変更し、割り込みハンドラ２起動以降の応答処理を早く実行させ、またタイマ５のエクスパイア時にＣＰＵ１に対してクロック周波数を低く変更する。 - 特許庁

In the master CPU and the slave CPU that are cascadingly connected to each other, in order to calculate a clock frequency (or period) of the oscillation circuit on the target CPU side, a predetermined time transmitted from the other CPU connected to the target CPU is counted by the clock signal of the target CPU.例文帳に追加

カスケード接続されるマスターＣＰＵおよびスレーブＣＰＵにおいて、対象とするＣＰＵ側の発振回路のクロック周波数（又は周期）の算出において、対象ＣＰＵに接続された他のＣＰＵから送られた予め決められた所定時間を、その対象ＣＰＵのクロック信号でカウントする。 - 特許庁

The information reproducing device 100 is provided with a digital timer circuit 76 synchronizing with a reference clock of data separator circuit 91 for determining data from a clock from an output signal J of a TDF 70 as a means for setting a masking time of the TDF 70 for removing the mis-pulse of the reproducing digital signal d.例文帳に追加

本発明に係る情報再生装置１００には、再生ディジタル信号ｄのミスパルスを除去するＴＤＦ７０のマスク時間を設定する手段として、ＴＤＦ７０の出力信号Ｊからデータとクロックとを判別するデータセパレータ回路９１の基準クロックに同期したディジタルタイマ回路７６を設けている。 - 特許庁

After a shift register 21 inputs a shift signal STH as a start pulse, the shift register outputs a timing pulse which becomes active for a time equivalent to one clock in synchronism with the rising of the first clock signal CLK from a terminal C1 to a data register and thereafter it successively outputs timing pulses from terminals C2 to C64 to data registers.例文帳に追加

シフトレジスタ２１は、スタートパルスとしてのシフト信号ＳＴＨを入力後最初のクロック信号ＣＬＫの立ち上がりに同期して１クロック分だけアクティブになるタイミングパルスを端子Ｃ１からデータレジスタに出力し、その後順次端子Ｃ２乃至Ｃ６４からタイミングパルスをデータレジスタに出力する。 - 特許庁

Transmitting side communication equipment 50 alternately sends the prescribed measuring signals of wavelengths λ1 and λ2 to an optical fiber transmission line 51 of a measuring object by an externally controllable variable wavelength light emitting element 57 at every transmitting time interval t0 counted on the basis of a clock supplied by a clock supplier 53.例文帳に追加

送信側通信装置５０でクロック供給装置５３によって供給されたクロックに基づいて計時した送信時間間隔ｔ０ごとに、外部制御型可変波長発光素子５７によりλ１波長、λ２波長の所定の測定信号を交互に、測定対象の光ファイバ伝送路５１に送出する。 - 特許庁

A clock extraction part 16 comprising a PLL circuit is added with a receiving side phase holding part 22 which holds the phase information representing the phase of a clock signal at the time point when transiting from a reception state in which a reception signal is received to a non-reception state, in the case of non-reception state with no reception signal being received.例文帳に追加

ＰＬＬ回路により構成されるクロック抽出部１６に、受信信号を受信していない非受信状態の場合には、受信信号を受信している受信状態から非受信状態へ移行する時点におけるクロック信号の位相を示す位相情報を保持しておく受信側位相保持部２２を追加する。 - 特許庁

A command sampling unit 131 inputs a multiple signal and a clock signal respectively from an ASIC, determines the entry of a command start bit signal when the level of the multiple signal is "1" at the rising time of a clock signal, and recognizes a 4-bit signal transmitted thereafter as a command bit signal.例文帳に追加

コマンドサンプリングユニット１３１は、ＡＳＩＣからの多重信号とクロック信号をそれぞれ入力し、クロック信号の立ち上がり時に、多重信号のレベルが“１”であった場合には、コマンド開始ビット信号が入力されたとみなし、以後に送信された４ビット分の信号をコマンドビット信号として認識する。 - 特許庁

The device and method for testing the integrated circuit comprised of at least two circuit parts operated by at least two different clock signals at normal operation are provided, and the circuit operated by the plurality of clock signals is tested for a minimum time by minimum test vectors.例文帳に追加

通常動作において、少なくとも２つの異なるクロック信号によって動作する少なくとも２つの回路部分からなる集積回路をテストするための装置および方法を提供し、さらに、複数のクロック信号によって動作する回路を、最小限の時間で、かつ、最小限のテストベクトルによってテストする。 - 特許庁

When the transmission rate of the optical pulse signal is different from a designed value of the transmission rate capable of clock signal extraction in the clock signal/feed-back signal generating unit and smaller than this transmission rate, the pulse width of the received optical pulse signal is compressed and generated as a narrow light pulse signal 21 with narrow half value width in pulse time waveform.例文帳に追加

光パルス信号の伝送レートが、クロック信号/帰還信号生成部がクロック信号抽出を可能とする伝送レートの設計値と異なり、この伝送レートよりも小さな場合、受信した光パルス信号のパルス幅を圧縮して、パルスの時間波形の半値幅が狭い狭光パルス信号21として出力する。 - 特許庁

When a shunt resistor 4 continuously detects a discharge current i of the fuel cell 1, an A/D converter 5 carries out sampling extraction of the detected discharge current i at predetermined time intervals on the basis of a timing clock signal of a clock circuit 6, converts an analog signal into a digital signal, and sends it to a μCPU 7.例文帳に追加

シャント抵抗４が燃料電池１の放電電流ｉを連続的に検出すると、Ａ／Ｄ変換器５が、クロック回路６のタイミングクロック信号に基づいて、検出された放電電流ｉを所定の時間間隔でサンプリング抽出し、アナログ信号からデジタル信号に変換してμＣＰＵ７へ送信する。 - 特許庁

To provide an information processor capable of securing the stable operation of a control part at the time of changing the clock frequency of control clock signals supplied to the control part and the switching frequency of switching signals supplied to a power supply device to a frequency higher than a frequency before switching an operation mode.例文帳に追加

制御部に供給される制御クロック信号のクロック周波数及び電源装置に供給されるスイッチング信号のスイッチング周波数を動作モードの切り替え前の周波数よりも高い周波数に変更する際の前記制御部の安定した動作を確保することのできる情報処理装置を提供すること。 - 特許庁

In this communication system, a synchronization master unit 12 generates a synchronous control frame at t1 timing, stands by for a time A1, starts transmission of the synchronous control frame at t2 timing when the value of a clock counter register becomes "0", and resets the clock counter register at t3 timing when the transmission of the synchronous control frame has been completed.例文帳に追加

同期マスタ装置１２は、ｔ１のタイミングにおいて、同期制御フレームを生成し、時間Ａ１の間待機し、クロックカウンタレジスタの値が「０」になったｔ２のタイミングにおいて、同期制御フレームを送信開始し、同期制御フレームの送信が完了したｔ３のタイミングにおいて、クロックカウンタレジスタをリセットする。 - 特許庁

An F/F element 31 provided in an output control circuit 30 of the pulse train generator 100 receives a clock signal CL from a reference clock generating circuit 10, and inverts an output signal from the pulse train generator 100 in each time of leading-up of the signal CL to generate each pulse for constituting a definite pulse train G.例文帳に追加

パルス列生成装置１００の出力制御回路３０に備えたＦ／Ｆ素子３１は、基準クロック生成回路１０からクロック信号ＣＬを受け、この信号ＣＬが立ち上がる度に、パルス列生成装置１００の出力信号を反転させて有限パルス列Ｇを構成する各パルスを生成する。 - 特許庁

The non-cooled infrared imaging element 1 is brought into working conditions to stand by, by supplying power sources limited to an imaging element power source 5, a bias voltage source 6 and an element drive clock generation circuit 7, until the time when an image output is required, so as to add the imaging element power source, a bias voltage and an element drive clock.例文帳に追加

映像出力が必要な時刻までの間、撮像素子電源５、バイアス電圧源６、素子駆動クロック生成回路７に限定して電源を供給して素子電源、バイアス電圧、素子駆動クロックを加えることにより、非冷却赤外線撮像素子１を動作状態にして待機するようにする。 - 特許庁

The information processor is provided with a clock control function for reducing the frequency of a VRAM control clock to a value capable of executing a display access when an access to a VRAM 24 is continued for fixed time and only a display access is executed or switching to a power down mode is generated by a power management function included in an operating system.例文帳に追加

ＶＲＡＭ２４へのアクセスが一定時間継続して表示アクセスのみになったとき、あるいは、オペレーティングシステムのもつパワーマネージメント機能によってパワーダウンモードへの切り替えが発生したとき、ＶＲＡＭ制御クロックの周波数を表示アクセスが可能な程度の値に落すクロック制御機能を備える。 - 特許庁

A semiconductor integrated circuit is provided with: a DLL circuit 101a for outputting n pieces of clock signals CKi (i is 1 to n) delayed from a reference signal RCLK by a delay time of i×T; a DCMP circuit 103a; and a buffer insertion circuit 102a provided with n pieces of buffers B1 to B16 corresponding to n pieces of the clock signals CKi.例文帳に追加

基準信号ＲＣＬＫから遅延時間ｉ×Ｔだけ遅れたｎ個のクロック信号ＣＫｉ（ｉは１〜ｎ）を出力するＤＬＬ回路１０１ａと、ＤＣＭＰ回路１０３ａと、ｎ個のクロック信号ＣＫｉに対応したｎ個のバッファーＢ１〜Ｂ１６を備えたバッファー挿入回路１０２ａとを有する。 - 特許庁