「address fetch」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

To provide a method for speeding-up branch prediction-destination instruction fetch in which a fetch address stream can be precedently generated while instruction fetch stops and branch-predicted fetch data and fetch data of a branch prediction-destination instruction are successively supplied.例文帳に追加

命令フェッチが停止している間に、フェッチアドレスストリームを先行して形成することができ、分岐予測をかけたフェッチデータと、分岐予測先命令とのフェッチデータが連続で供給できるような、分岐予測先命令フェッチの高速化方法を提供する。 - 特許庁

A branch history 15 stores the address mode information of a branch destination and an instruction fetch control circuit 13 holds the address mode information corresponding to respective instruction fetch ports.例文帳に追加

ブランチ・ヒストリー１５は、分岐先のアドレスモード情報を格納し、命令フェッチ制御回路１３は、複数の命令フェッチポートの各々に対応するアドレスモード情報を保持する。 - 特許庁

Also, a debug interface detects a data fetch cycle, and samples the virtual address bus, and compares at least one address under consideration or address corresponding to an address range.例文帳に追加

また、デバッグ・インタフェースはデータフェッチサイクルを検出し、仮想アドレスバスをサンプルしかつ１つまたはそれ以上の注目のアドレスまたはアドレス範囲に対するアドレスを比較する。 - 特許庁

This method is characterized by that fetch addresses are successively generated by carrying out instruction fetch and instruction fetch address generation independently.例文帳に追加

本発明に係る分岐予測先命令フェッチの高速化方法は、命令フェッチと、命令フェッチアドレス生成とを独立して動作させてフェッチアドレスを連続して形成したことを特徴とする。 - 特許庁

An address buffer 8 and a command decoder 7 fetch an address and a command in synchronism with the leading edge of a clock CLK.例文帳に追加

アドレスバッファ８及びコマンドデコーダ７は、クロックＣＬＫの立ち上がりエッジに同期して、アドレス及びコマンドを取り込む。 - 特許庁

A row address holding part 122 and a column address holding part 132 fetch the row address and column address of a memory cell Cell in synchronization with external clock signals inputted successively from an external clock terminal.例文帳に追加

ロウアドレス保持部１２２及びカラムアドレス保持部１３２は、外部クロック端子から順次入力される外部クロック信号に同期して、メモリセルＣｅｌｌのロウアドレス及びカラムアドレスを取り込む。 - 特許庁

To selectively fetch and register address data suitable for communication equipment at the registration destination from groupware.例文帳に追加

登録先の通信機器に適したアドレスデータをグループウェアから選択的に取込んで登録できるようにする。 - 特許庁

To provide a cache controller that reduces memory fetch latency and guarantees the order of a fetch and a write instruction to the same address.例文帳に追加

メモリフェッチのレイテンシを短縮することができるとともに、同一アドレスに対するフェッチと書き込み命令との順序を保障するキャッシュ制御装置を提供する。 - 特許庁

A core instruction address read from the core instruction cache is compared with the fetch address of a core instruction by a core instruction address comparator 5 and is used to detect a patch object core instruction.例文帳に追加

このコア命令キャッシュから読み出されるコア命令アドレスは、コア命令アドレス比較器５にてコア命令の取り出しアドレスと比較され、パッチ対象コア命令の検出に利用される。 - 特許庁

The comparator 21 outputs an event detection signal S1 when it is in a fetch state and also, the value of the register 25 coincides with an address signal ADDRESS.例文帳に追加

比較器２１は、フェッチ状態で、かつレジスタ２５の値とアドレス信号ＡＤＤＲＥＳＳとが一致したときに、イベント検出信号Ｓ_1 を出力する。 - 特許庁

The sub system 62 is provided with a branch cache register file 76 for storing an instruction OP code corresponding to the sequence of the fetch address starting from a reference address.例文帳に追加

サブシステム６２は、基準番地から始まるフェッチ番地のシーケンスに対応する命令オプコードを記憶するための分岐キャッシュ・レジスタ・ファイル７６を含む。 - 特許庁

A fetch address generation circuit 20 formed of adders 21 and 22 generates a fetch address based on an execution address generated by a program counter circuit 110 formed of a flip flop 111, an adder 112 and a multiplexer 113 and on a differential address generated by a differential address generation circuit 10 formed of a flip flop 11 and a computing element 12.例文帳に追加

フリップフロップ１１１と加算器１１２とマルチプレクサ１１３からなるプログラムカウンタ回路１１０により生成された実行アドレスと、フリップフロップ１１と演算器１２からなる差分アドレス生成回路１０により生成された差分アドレスとに基づいて、加算器２１，２２からなるフェッチアドレス生成回路２０でフェッチアドレスを生成する。 - 特許庁

A wait generating unit 13 generate wait to a command fetch for a reset address of a CPU 11 and a following command fetch if necessary according to the progress of the transfer unit 20.例文帳に追加

ウエイト生成ユニット１３は、転送ユニット２０の進捗に従い、必要に応じてＣＰＵ１１のリセットアドレスへの命令フェッチ、およびそれに続く命令フェッチに対してウエイトを生成する。 - 特許庁

At the time of receiving the write command of a continuous address, write data are accumulated in a pre-fetch buffer to be used for pre-fetch read, and outputted to a variable length bus by carrying out a series of burst transfer.例文帳に追加

連続したアドレスのライトコマンドを受信した場合はプリフェッチリードに使用するプリフェッチバッファにライトデータを積み上げて、一連のバースト転送にして可変長バスへ出力する。 - 特許庁

An address circuit 902 addresses the memory and stores the present address and the one or more succeeding addresses in order for pre-fetch memory regions 904 to 904c to hide the latency of the memory access during the time of the address change by the address circuit.例文帳に追加

アドレス回路９０２はメモリをアドレスし、プリフェッチ記憶領域９０４ａ−９０４ｃがそのアドレス回路によるアドレス変更の間のメモリアクセスのレイテンシを隠すために、現在アドレスと１つ以上の後続アドレスとをストアする。 - 特許庁

Instructions are alternately selected from two threads every clock cycle and loaded into an IFAR (Instruction Fetch Address Register) 103.例文帳に追加

命令はクロック・サイクルごとに２つのスレッドから交互に選択してＩＦＡＲ（命令フェッチ・アドレス・レジスタ）１０３にロードする。 - 特許庁

Also, the core instruction address of the patch destination is once received by a core instruction register 6, and when it is identified as a patch object, it holds a core instruction fetch address and is transmitted to a core instruction address register 1.例文帳に追加

また、パッチ先のコア命令アドレスは一旦コア命令レジスタ６で受け、パッチ対象であることが判明すると、コア命令取り出しアドレスを保持し、コア命令アドレスレジスタ１に送出する。 - 特許庁

Instruction fetch is continued when a branch condition is evaluated inside a pipeline and further the actual next address is known.例文帳に追加

命令フェッチは、分岐条件がパイプライン内において評価されさらに実際の次のアドレスが知られているときに継続する。 - 特許庁

To provide a cache controller with which coherency between a cache and a main memory is maintained even when a pre-fetch address is dynamically changed.例文帳に追加

プリフェッチアドレスを動的に変更した場合にも、キャッシュと主メモリとのコヒーレンシーが保たれるキャッシュ制御装置を提供する。 - 特許庁

The buffer control circuit allocates intrinsic values that low-order bits of an instruction address possibly have to the instruction buffers and prefetches instructions to the instruction buffers corresponding to the address order determined by the low-order bits from the address following a prescribed instruction fetch address as a starting point.例文帳に追加

バッファ制御回路は、前記夫々の命令バッファに命令アドレスの下位複数ビットが採り得る固有値を割当て、所定の命令フェッチアドレスの後続アドレスを基点に前記下位複数ビットによるアドレス順に対応する命令バッファに命令をプリフェッチする。 - 特許庁

The address filters 3-0 to 3-m fetch only the packets addressed to an output port corresponding to the filters themselves when the packet is the unicast packet, while a multicast address filter 4 extracts only the multicast packet.例文帳に追加

アドレスフィルタ３−０〜３−ｍはユニキャストパケットならば自身に対応する出力ポート宛てのパケットのみを取込み、マルチキャスト用アドレスフィルタ４はマルチキャストパケットのみを取込む。 - 特許庁

The decoder is connected to the memory cell array through a word line, and provides a word line voltage to a selected word line in response to a fetch address.例文帳に追加

デコーダはワードラインを介してメモリセルアレイと接続され、フェッチアドレスに応答して選択されたワードラインにワードライン電圧を提供する。 - 特許庁

In particular, in the system frequently generating branch addresses and repeatedly generating a specific branch address out of these branch addresses, the fetch efficiency is improved.例文帳に追加

特に、分岐アドレスが頻繁に発生し、そのうち特定の分岐アドレスが繰り返し発生するシステムで、フェッチ効率を向上できる。 - 特許庁

This cache controller prefetching an instruction code from a memory and storing it into the cache has: an address output part outputting a prefetch address corresponding to a comparison address when an instruction fetch address from a processor accords with the comparison address; and a load control part loading the instruction code to the cache from the outputted prefetch address of the memory.例文帳に追加

命令コードをメモリからプリフェッチしてキャッシュに格納させるキャッシュコントローラであって、プロセッサから命令フェッチアドレスが比較アドレスに一致したときには、比較アドレスに対応するプリフェッチアドレスを出力するアドレス出力部と、出力されたメモリのプリフェッチアドレスからキャッシュに命令コードをロードするロード制御部と、を有することを特徴とするキャッシュコントローラ。 - 特許庁

The fetch address arithmetic circuit 40 compares the previous fetch address or an address to be fetched with a value stored in a branch generation address holding register 42, and outputs it as the next fetch address based on the comparison result.例文帳に追加

複数の命令コードをフェッチ可能な命令キュー３０と、フェッチアドレスを演算するフェッチアドレス演算回路４０と、前記フェッチアドレスに基づき命令コードを命令キューにフェッチするフェッチ回路２０と、分岐設定命令をデコードし、分岐発生アドレスを分岐発生アドレス保持レジスタに格納し、分岐先アドレスを分岐先アドレス保持レジスタに格納する分岐情報設定回路６２とを含み、前記フェッチアドレス演算回路４０は、前回フェッチアドレス又はフェッチ予定アドレスが分岐発生アドレス保持レジスタ４２に格納にされている値とを比較して比較結果に基づき次のフェッチアドレスとして出力する。 - 特許庁

Ascertaining the instruction boundaries, aligning the instructions, and calculating the next fetch address are performed in a predecoder prior to placing the instructions in the cache.例文帳に追加

命令境界を確認し、命令を整列させ、次のフェッチアドレスを計算することは、キャッシュに命令を置く前にプレデコーダで行なわれる。 - 特許庁

To reduce generation of a noise at the time of switching an address selecting signal and the like in an SDRAM performing memory cell access by multi-bit pre-fetch system.例文帳に追加

多ビット・プリフェッチ方式によるメモリセルアクセスを行うＳＤＲＡＭにおいて、アドレス選択信号切り換え時等におけるノイズの発生を低減する。 - 特許庁

When preparations for address signal fetch are made, the DRAM 230 asserts an address acknowledgement signal AA and sends a specific number of address signals from the bus master 210 to the DRAM 230 in order to transfer data.例文帳に追加

調停回路は、アドレスアクノリッジ信号をモニタし所定数のアドレスの転送が終了したと判断した時点で、前記データ転送が完了する前に、スレーブ選択信号および第1バスマスタへのバスグラント信号を解除し、第2バスマスタに対してバスグラント信号を出す。 - 特許庁

A column predecoder 34 and a row predecoder 36 detect that the corresponding banks are selected by the signals transmitted by the address buses, and they fetch the address signals according to a command signal from a command data bus 53b.例文帳に追加

コラムプリデコーダ３４およびロウプリデコーダ３６は、アドレスバスにより伝達された信号により、対応するバンクが選択されたことを検知してコマンドデータバス５３ｂからのコマンド信号に応じてアドレス信号の取込を行なう。 - 特許庁

A module number comparator 203 and an address comparator 204 compare the module numbers held in the module number field 202a and the module number register 201 with each other and a stop address held in an address field 202b with the fetch address of the instruction RAM 102 respectively, and when they are both matched, an OR circuit 206 outputs a break signal.例文帳に追加

モジュール番号比較器２０３とアドレス比較器２０４は、モジュール番号フィールド２０２ａとモジュール番号レジスタ２０１に保持されたモジュール番号、及びアドレスフィールド２０２ｂに保持された停止アドレスと命令ＲＡＭ１０２のフェッチアドレスとを比較し、共に一致したときにＯＲ回路２０６がブレイク信号を出力する。 - 特許庁

To fetch in and copy a home page address to be specific information and date information together, in the case of specifying a range of the contents of home page information e.g. and fetching, while specifying the range.例文帳に追加

例えばホームページ情報の内容を範囲指定して取り込む際に、その特定の情報であるホームページアドレスや日時情報も共に取り込んでコピーする。 - 特許庁

The processor compares to which of subtags detected by interpreting the branch target address by a way prediction part partial information of the branch target address predicted by a branch prediction part is matched in parallel with determination of an address to be fetched to the next processor cycle by a fetch part.例文帳に追加

フェッチ部が次のプロセッササイクルにフェッチするアドレスを決定するのと並行して、ブランチ予測部が予測したブランチ目的アドレスの一部情報が、ウェイ予測部がブランチ目的アドレスを解釈して検出したサブタグのうちいかなるものとマッチングされるかを比較するプロセッサである。 - 特許庁

The comparator 22 detects a read operation which is from the same address as the value of the register 26 and is not fetch and rewrites the value of the register 25 to the value of the signal ADDRESS when the next write operation comes according to this detection.例文帳に追加

比較器２２は、レジスタ２６の値と同じアドレスからのフェッチではない読み出し動作を検出し、この検出により、次の書き込み動作のときに、レジスタ２５の値はアドレス信号ＡＤＤＲＥＳＳの値に書き換えられる。 - 特許庁

The addresses of branch instructions which were executed in the past and a history counter are recorded in a branch information RAM 13 and when a branch instruction is detected at instruction fetch time, a predicted branch-destination address is set in a program fetch counter 8 by the branch information RAM 13 and a large/small decision circuit 17.例文帳に追加

過去に実行された分岐命令のアドレスと履歴カウンタを分岐情報ＲＡＭ１３に記録し、命令フェッチ時に分岐命令を検出したときに、予測された分岐先アドレスを分岐情報ＲＡＭ１３と大小判定回路１７でプログラムフェッチカウンタ８に設定する。 - 特許庁

Storage means 2-1 to 2-n preserve instruction fetch information composed of an issue interval between instruction fetch timing, which is sampled by trace driven simulators 1-1 to 1-n corresponding to respective element processors, on the assumption of complete hit of an instruction cache and issue timing of a preceding instruction, which occupies an instruction buffer entry to store a fetched instruction, and a fetch address.例文帳に追加

各単体プロセッサに対応するトレースドリブンシミュレータ１−１〜１−ｎで採取した、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を記憶手段２−１〜２−ｎに保存する。 - 特許庁

By such comparison, the cache way having a probability of resulting in a cache hit is determined, when the branch target address is determined as an instruction word address to be fetched next, a fetch instruction word is extracted by accessing only to the determined cache way.例文帳に追加

このような比較によって、キャッシュヒットを発生させる可能性があるキャッシュウェイを決定し、ブランチ目的アドレスが次にフェッチする命令語アドレスと決定されれば、決定されたキャッシュウェイのみ接近してフェッチ命令語を抽出する。 - 特許庁

If a mishit occurs in the instruction cache 3, a pre-fetch buffer 2 reads from an external memory 1 and stores instruction data corresponding to an address requested from the CPU core 6, as well as outputs to the CPU core 6 the instruction corresponding to the requested address.例文帳に追加

プリフェッチバッファ２は命令キャッシュ３でミスヒットした場合にＣＰＵコア６からの要求アドレスに対応する命令データを外部メモリ１から読み出して格納すると共に要求アドレスに対応した命令をＣＰＵコア６へ出力する。 - 特許庁

To provide a device and method for debugging capable of smoothly executing debugging processing even with respect to a computer system without a PC generating fetch address information at each stage.例文帳に追加

ステージ毎にフェッチアドレス情報を発生するＰＣを有しないコンピュータ装置に対してもデバッグ処理を円滑に行うことができるデバッグ装置及びデバッグ方法を提供する。 - 特許庁

To make delay for the conventional system when a branching instruction is executed better in a central processor and a central processing system in an address first out system with a preceding fetch function.例文帳に追加

先行フェッチ機能を具えたアドレス先出し方式の中央処理装置および中央処理システムにおいて、分岐命令を実行する際の、従来方式に対する遅れを改善すること。 - 特許庁

When the previous miss signal 38 is given, the replacement control circuit 24 carries out increment of the address 4 and reads out data of the following entry from the external memory device 3 so as to store them in the pre-fetch buffer 25.例文帳に追加

置換制御回路２４は先行ミス信号３８が与えられると、アドレス４をインクリメントし、外部メモリ装置３から次のエントリーのデータを読み出し、プリフェッチバッファ２５へ格納する。 - 特許庁

In the case an abnormality report is received, a data processing part 4 extracts one security guard address which is associated with the address of the guarding device which has made the abnormality report and to which a flag showing that the security guard is on standby is attached from the address table 15, and also retrieves a transmission file DB 14 to fetch the transmission file of the address of the guarding device.例文帳に追加

異常通報があると、データ処理部４は、警備員アドレステーブル１５から、当該異常通報を行った警備装置アドレスに対応付けられた警備員アドレスであって、待機中であることを示すフラグが付けられている警備員アドレスを一つ抽出すると共に、送信ファイルＤＢ１４を検索して、当該警備装置アドレスの送信ファイルを取り込む。 - 特許庁

An input and output buffer control circuit 9 controls an external output controls in a usual mode so that the external output can be output if an identifying signal P for a fetch instruction is not active as well as the external output can not be output to an address buffer 11 and an input/output data buffer 12 if the identifying signal P for the fetch instruction is active.例文帳に追加

通常のモードでは、入出力バツファ制御回路９は、命令フェッチ認識信号Ｐがアクティブな時アドレス出力バツファ１１およびデータ入出力バツファ１２に対し外部出力をしないように、また命令フェッチ認識信号Ｐがアクティブでないときは出力できるように制御する。 - 特許庁

In the route control means 3, a route selection table set beforehand is used, an address is retrieved in a retrieval processing part and whether to fetch it to the present device or to relay it is decided.例文帳に追加

経路制御手段３においては、予め設定されている経路選択テーブル３２を用い、検索処理部３１においてアドレスを検索し、自装置に取り込むか、中継するかを決定する。 - 特許庁

Therefore, a situation that the microcomputer runs away because of the illegal fetch of the vector address can be prevented, and safety in the system in the on-board write of the incorporated ROM (18) can be improved.例文帳に追加

したがって、不正なベクタアドレスのフェッチによりマイクロコンピュータが暴走するい事態を未然に防止でき、内蔵ＲＯＭ（１８）のオンボード書込みの際のシステムの安全性を向上を達成する。 - 特許庁

The instruction executing means designates the key to be used for encrypting/decrypting the data with respect to the encryption processing means in response to the instruction being executed or the access address of data/instruction fetch by the instruction being executed.例文帳に追加

前記命令実行手段は、実行中の命令又は実行中の命令によるデータ／命令フェッチのアクセスアドレスに対応して、該暗号処理手段に対してデータ暗号化／復号化に使用すべき鍵を指定する。 - 特許庁