「binary logic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The control unit inputs a select signal having binary logic to the respective solid-state imaging devices 1.例文帳に追加

制御部は、各固体撮像装置１に、２値の論理を持った選択信号を入力する。 - 特許庁

A combination of the multi-value logic circuit, a pull-down resistor 26, and binary determination means existing in an input section of a D-type flip-flop 27 changes a multi-value signal to a binary signal concurrently with changing a multi-value hazard to a binary hazard.例文帳に追加

この多値論理回路、プル・ダウン用抵抗２６及びＤ型フリップ・フロップ２７の入力部に有る２値判別手段の組合せが、多値信号を２値信号に変えると同時に多値ハザードを２値ハザードに変える。 - 特許庁

In contrast to the full adder binary logic based traditional designs, we use (incomplete) large parallel counters and large shift switch compressors. 例文帳に追加

全加算器2値論理ベースの伝統的な設計とは対照的に, 我々は(不完全)大規模並列カウンタと大規模シフト・スイッチ圧縮器を使う. - コンピューター用語辞典

The duobinary-to-binary signal converter includes a pair of comparators coupled to a logic gate.例文帳に追加

本願発明のデュオバイナリ−バイナリ信号変換器は、論理ゲートと結合させた一対の比較器を含む。 - 特許庁

Unique bus levels are assigned for every binary logic signal outputted by functions 4a, 4b, and 4c.例文帳に追加

ファンクション４ａ，４ｂ，４ｃが出力する２値論理信号毎に予めユニークなバスレベルを割り当てておく。 - 特許庁

Consequently, a binary logic signal transmitted from a CPU 1 computing the function of a module 1 is outputted to the communication driver 12 as it is.例文帳に追加

従って、モジュール１の機能を演算するＣＰＵ１から送信される２値論理信号が、そのまま通信ドライバ１２に出力されることとなる。 - 特許庁

A counter 52 generates a count depending on a period of a logic level from the 1st binary data and generates the 1st comparison level.例文帳に追加

第１の２値化データは、カウンタ５２により、論理レベルの期間に応じたカウント値が生成され、第１のコンパレートレベルが生成される。 - 特許庁

The MOS transistors 11 and 11b, i.e., the element pair 11 has its binary logic determined, according to the result of comparison between electrical characteristics.例文帳に追加

ＭＯＳトランジスタ１１ａ，１１ｂが電気的特性について比較された結果に基づいて、２値論理が素子対１１について決定される。 - 特許庁

A third binary logic signal is inputted to the base of Q413 and an inverted signal is inputted to the base of Q414.例文帳に追加

Ｑ４１３のベースに第３の２値論理信号が入力され、反転信号がＱ４１４のベースに入力される。 - 特許庁

A second binary logic signal is inputted to the base of Q416 and an inverted signal is inputted to the base of Q415.例文帳に追加

Ｑ４１６のベースに第２の２値論理信号が入力され、反転信号がＱ４１５のベースに入力される。 - 特許庁

A first binary logic signal is inputted to the base of Q411 and an inverted signal is inputted to the base of Q412.例文帳に追加

Ｑ４１１のベースに第１の２値論理信号が入力され、反転信号がＱ４１２のベースに入力される。 - 特許庁

To provide a bus transceiver in which a high speed binary transfer mode for half-duplex binary transfer of data signals is combined with a ternary control transfer mode having a full-duplex dominant logic transmission scheme for full-duplex transfer of control signals.例文帳に追加

データ信号の半二重２進転送用の高速２進転送モードと、制御信号の全二重転送用の全二重ドミナント論理送信方式を有する３進制御転送モードを組み合わせたバス・トランシーバを提供する。 - 特許庁

To compose a pass transistor logic circuit which is faster and has a smaller chip area and lower power consumption than a pass transistor logic circuit obtained by mapping from a mere binary decision tree.例文帳に追加

単なる二分決定木からのマッピングにより得られるパストランジスタ論理回路よりも、高速、小チップ面積、低消費電力のパストランジスタ論理回路を合成すること。 - 特許庁

A receiver 7 operates reversely to the driver 6 to encode the multi-valued logic signal received through the bus 1 into binary logic signals 74, 72, and 71 and send them out to the respective functions 4a, 4b, and 4c.例文帳に追加

レシーバ７は、ドライバ６と逆の動作を行い、バス１経由で受信した多値論理信号をエンコードして２値論理信号７４，７２，７１に変換して各ファンクション４ａ，４ｂ，４ｃへ送出する。 - 特許庁

A first image is extracted by horizontally scanning the logic filter of 3×1 having a prescribed logic formula to a binary image to become a target, a second image is extracted by vertically scanning the logic filter to the binary image, and the contour image is provided by composing the first image and the second image.例文帳に追加

対象となる２値画像に対して、所定の論理法則を有する３×１の論理フィルタを水平方向にスキャンさせて第１の画像を抽出し、前記２値画像に対して、前記論理フィルタを垂直方向にスキャンさせて第２の画像を抽出し、前記第１の画像と前記第２の画像とを合成して輪郭画像を得る。 - 特許庁

The method for constituting a pass transistor logic circuit includes a step for logic composition using CMOS logic composing algorithm, a step for generating binary decision trees each having a variable order from the result of the logic composition in accordance with specified constraints, and a step for obtaining a plurality of pass transistor logic circuits each including ≥1 pass transistor by mapping the binary decision trees.例文帳に追加

本発明による方法は、パストランジスタ論理回路を構成する方法であって、ＣＭＯＳ論理合成アルゴリズムを利用して論理合成を行うステップと、所定の制約条件に応じて、前記論理合成の結果からそれぞれ変数順序を有する複数の二分決定木を生成するステップと、前記複数の二分決定木をマッピングすることにより、それぞれ１以上のパストランジスタを含む複数のパストランジスタ論理回路を得るステップとを包含する。 - 特許庁

To provide a bus transceiver, in which a high speed binary transfer mode for half-duplex binary transfer of data signals is combined with a ternary control transfer mode, having a full-duplex dominant logic transmission scheme for full-duplex transfer of control signals.例文帳に追加

本発明は、データ信号の半二重２進転送用の高速２進転送モードと、制御信号の全二重転送用の全二重ドミナント論理送信方式を有する３進制御転送モードを組み合わせたバス・トランシーバを提供する。 - 特許庁

The serial communication function parts A4 and B4 detect binary logic signals which indicate whether the receiving level of optical signals from the opposite device, which is received by receivers of the optical modules A1 and B1, is equal or more than a specified level, and perform serial communication through transmission and receiving of the binary logical signals.例文帳に追加

また、光モジュールＡ１，Ｂ１内のレシーバで受光される対向装置からの光信号の受光レベルが規定レベル以上か否かを示す２値論理信号を検出し、該２値論理信号の送受によりシリアル通信を行う。 - 特許庁

This invention provides the Viterbi detector receiving a signal that represents a binary sequence having groups of no more and no fewer than a predetermined number of consecutive bits each having a first logic level, where the groups are separated from each other by respective bits having a second logic level.例文帳に追加

本発明のビタビ検知器は、各々が第一論理レベルを持っている所定数よりも多くなく且つそれより少なくない連続したビットのグループであって、第二論理レベルを持っている夫々のビットによって互いに分離されているグループを有している二進シーケンスを表わす信号を受取る。 - 特許庁

To enable correct verification by representing the whole logic circuit as BDD(binary decision diagram) at a time without dividing the flip-flops of the logic circuit to be verified into combination circuits even when the positions of the flip-flops are different.例文帳に追加

検証対象の論理回路のフリップフロップの位置が異なる場合でも、フリップフロップについて組合せ回路に分割することなく論理回路全体を一括してＢＤＤで表現し正しく検証することを可能とした論理回路検証装置及び方法の提供。 - 特許庁

To provide a signal transmission device for transmitting propagation targeted signal (input signal Vin) of binary values in logic "H" and logic "L" states, from either a high-pressure system or a low-pressure system to the other, capable of suitably prolonging the lifetime of a photocoupler 30.例文帳に追加

論理「Ｈ」及び論理「Ｌ」の２値の伝播対象信号(入力信号Ｖｉｎ)を高圧システム及び低圧システムのいずれか一方から他方へと伝えるものにあって、フォトカプラ３０の寿命を好適に延ばすことが困難なこと。 - 特許庁

A high-speed input processing part 530 defines a plurality of voltage ranges divided by a plurality of threshold voltages defined beforehand and converts a multi-value logic signal input from the outside into a binary number with multiple digits corresponding to the multi-value logic signal defined for each voltage range.例文帳に追加

高速入力処理部５３０が、予め定められる複数の閾値電圧で分割される複数の電圧範囲を定め、外部から入力される多値の論理信号を該電圧範囲ごとに定められた多値の論理信号に対応する複数桁の２進数に変換する。 - 特許庁

An applying means 11b in the testing mode of a first circuit part 11 applies binary logic level voltage to a specific terminal of a first connector 11a alternately multiple times.例文帳に追加

第１の回路部１１の試験モード時印加手段１１ｂは、第１のコネクタ１１ａの特定の端子に２値の論理レベルの電圧を交互に複数回印加する。 - 特許庁

Thus, the offset of the output voltage of the operational amplifier 1a is quantized while being weighted in accordance with the number of times of the latched output voltage at that time, and is stored within the control circuit 2a as a binary logic signal.例文帳に追加

このようにして、そのときのラッチが何回目であるかに応じて重み付けしてオペアンプ１ａの出力電圧のオフセットを量子化し、２値の論理信号として制御回路２ａ内に記憶する。 - 特許庁

The comparison operation of an input signal supplied from a signal source with a threshold level L is performed by a comparing part 13 so that the rectangular wave pulse (output pulse) of a binary logic is generated corresponding to the comparison result.例文帳に追加

信号源から供給される入力信号と閾値レベルＬとの比較演算を比較部１３において行うことで、その比較結果に対応して２値論理の矩形波パルス（出力パルス）を生成する。 - 特許庁

The logic forming region and a region where a DRAM with repetitive patterns is formed are subjected to a second exposure process by the use of a photomask with a half tone part and a binary part and a 1/2 zonal lighting.例文帳に追加

ハーフトーン部とバイナリ部と有するフォトマスクおよび１／２輪帯照明を用いて、ロジック部の形成領域と、繰り返しパターン形状を有するＤＲＡＭ部の形成領域とに対して、２回目の露光を行う。 - 特許庁

The outputs of the comparators are fed into the logic gate, which generates a binary sequence corresponding to the duobinary-encoded signal.例文帳に追加

これらの比較器の出力は、論理ゲートに供給され、論理ゲートはそのデュオバイナリ・エンコードされた信号に対応したバイナリ・シーケンスを作成する。 - 特許庁

Besides the wireless master station 81 and the wireless slave station 82 calculate a threshold for converting the analog signal of a received radio wave to binary logic signal and hold it in the memories 26 and 36 at the time of first communication.例文帳に追加

また、無線親局８１および無線子局８２は、受信した電波のアナログ信号を２値変換してロジック信号に変換するためのしきい値を初回の通信時に算出してメモリ２６、３６に保持している。 - 特許庁

Output voltages from the three differential buffers are compared by three sets of differential amplifier circuit and three sets of binary logic signal are obtained as comparison results.例文帳に追加

３差動バッファの出力の夫々の電圧の大小が３組の差動増幅回路で比較され、比較結果として３組の２値論理信号が得られる。 - 特許庁

Next, [w_j] (j=t, t-1, ..., 1; t is the bit length of n) which is a binary notation of the calculation result is determined, and if [w_j] are all zeros, [1] is output and if not, [0] is output, as the logic calculation result.例文帳に追加

次に、当該計算結果を二進数表記した［ｗ_j］（ｊ＝ｔ，ｔ−１，・・・，１、ｔはｎのビット長）を求め、［ｗ_j］が全て０であれば［１］を、そうでなければ［０］を論理演算結果として出力する。 - 特許庁

A mapping circuit 11 converting logic address from the outside to a physical address is provided, while a dividing position between a multi- region and a binary region is held in a division address register 15.例文帳に追加

外部からの論理アドレスをメモリアレイの物理アドレスに変換するマッピング回路１１を設けると共に、分割アドレスレジスタ１５に多値領域と２値領域との分割位置を保持しておく。 - 特許庁

A logic 215 receives the signals from the comparators 240 and 242 and the combination circuit to generate a binary word showing the relation between the read data and the first and second boundary values.例文帳に追加

ロジック２１５は、比較器２４０、２４２及び組合せ回路からの信号を受けて、取込みデータと第１及び第２境界値との関係を表す２進ワードを発生する。 - 特許庁

An inter-frame difference information counter circuit 600 counts the specified logic value of a binary output, obtained from the difference between the frame-delayed video signal and the input image signal for one-screen time and outputs a counted value.例文帳に追加

フレーム間差分情報計数回路６００は、フレーム遅延映像信号と、入力映像信号との差から得た２値化出力の所定論理値を１画面分計数した計数値を出力する。 - 特許庁

Then the electrical signal is a binary voltage signal and a state of an insertion loss of the Mach-Zehnder type optical modulator 104 is set such that the state transits from a 1st state into a 2nd state different from the 1st state and then returns to the 1st state in the process of the transition of the logic level of the binary voltage signal.例文帳に追加

そして、電気信号は二値電圧信号であり、マッハツェンダ型光変調器の挿入損失の状態は、この二値電圧信号の論理レベルの遷移の過程において、第１の状態から、この第１の状態とは異なる第２の状態を経て再び前記第１の状態に戻るように設定されている。 - 特許庁

The A/D converter includes a track hold circuit 11, a reference voltage generation circuit 12, a switched capacitor circuit 12, a preamplifier 14 for amplifying voltage held by the switched capacitor circuit 13, a comparator 15 for generating a logic level corresponding to the output of the preamplifier 14, and an encoder 16 for converting the logic level into a binary code (n-bit digital output).例文帳に追加

このＡ／Ｄ変換器は、トラックホールド回路１１と、参照電圧生成回路１２と、スイッチドキャパシタ回路１３と、このスイッチドキャパシタ回路１３によりホールドされた電圧を増幅するプリアンプ１４と、このプリアンプ１４の出力に対応したロジックレベルを発生するコンパレータ１５と、このロジックレベルをバイナリコード（ｎビットデジタル出力）に変換するエンコーダ１６とを具備している。 - 特許庁

A converter 12 generates a characteristics function which is a logic function that makes a set of a time and a value at the time to be a variable based on a data set row having a set of the time and the value obtained by sampling a signal waveform of an input signal, and converts it into a second function which is an expression in a binary decision diagram.例文帳に追加

変換部１２は、入力信号の信号波形をサンプリングして得られる時刻と値との組を有するデータ組列に基づいて、時刻と当該時刻での値との組を変数とする論理関数である特性関数を生成して二分決定図での表現である第二関数に変換する。 - 特許庁

A logarithmic conversion high-order bit string generation section detects a bit the logic of which is "1" and positioned at the top among respective bits of inputted data B as an active bit and defines binary data indicating this bit position S as a logarithmic conversion high-order bit string D.例文帳に追加

対数変換上位ビット列生成部が、入力データＢの各ビットのうち論理“１”となっている最も上位に位置するビットをアクティブビットとして検出し、このビット位置Ｓを表すバイナリデータを対数変換上位ビット列Ｄとする。 - 特許庁

A previously set constant is multiplied by range signals (S1-S4) represented by binary logic outputted from respective contacts S1-S4 of an inhibitor switch 1 to calculate a range signal pattern RngBufPos (RngBurPos=(S4×2^3)+(S3×2^2)+(S2×2^1)+(S1×2^0)).例文帳に追加

インヒビタスイッチ１の各接点Ｓ１〜Ｓ４から出力される２値論理で表されるレンジ信号（Ｓ１〜Ｓ４）に予め設定した定数を乗算して、レンジ信号パターンＲｎｇＢｕｆＰｏｓを算出する（ＲｎｇＢｕｆＰｏｓ＝（Ｓ４×２^３）＋（Ｓ３×２^２）＋（Ｓ２×２^１）＋（Ｓ１×２^０））。 - 特許庁

The pulse generator generates a number of pulses set by: counting a time base clock 1 with a binary counter 2 of such a bit count that a required resolution can be obtained; carrying out logic operation from count position information in one cycle; and computing a proper pulse generation position.例文帳に追加

この改善策として、基準発振クロックを必要な分解能が得られるビット数の２進カウンタでカウントし、１サイクル中のカウント位置情報から論理演算し、適正なパルス発生位置を計算することによって設定されたパルス数を発生するパルス発生装置とした。 - 特許庁

The MAC unit 100 has: booth record logic 120 for generating a plurality of partial products between a first binary operand X102 and a second binary operand Y104; a Wallace tree adder 130 for arithmetically combining the reduced partial products with a third operand to obtain the final partial product, a final adder 140 for generating a final sum and a saturation circuitry 150 for selectively rounding or saturating the final sum.例文帳に追加

ＭＡＣユニット（１００）において、第１のバイナリ・オぺランドＸ（１０２）と第２のバイナリ・オぺランドＹ（１０４）との複数の部分積を発生するブース記録ロジック（１２０）と、低減した前記部分積を第３のオぺランドと算術的に組み合わせて最後の部分積を得るワラス・ツリー加算器（１３０）と、最後の和を発生する最後の加算器（１４０）と、前記最後の加算器を選択的に丸める即ち飽和させる飽和回路（１５０）とを備える。 - 特許庁

A logic circuit 350 is provided with a p type MOS field effect transistor 351 for supplying a charge to an output node ND and an n type MOS field effect transistor 352 for receiving the combination of a plurality of binary logical signals inputted from the outside part by its gate electrode and source electrode, and for extracting a charge from the output node ND.例文帳に追加

論理回路３５０は、出力ノードＮＤに電荷を供給するｐ型ＭＯＳ電界効果トランジスタ３５１と、外部から入力される複数の二値論理信号の組み合わせをゲート電極とソース電極とで受けて出力ノードＮＤから電荷を引き抜くｎ型ＭＯＳ電界効果トランジスタ３５２とを備える。 - 特許庁

In optical interface units A and B, serial communication function parts A4 and B4 convert electric signals in optical modules A1 and B1 to optical signals, control on/off for output of transmitter optical signals which are to be transmitted to an opposite device, and serially transmit binary on/off logic signals of output of the optical signals to the opposite device.例文帳に追加

光インタフェースユニットＡ，Ｂにおいて、シリアル通信機能部Ａ４，Ｂ４は、光モジュールＡ１，Ｂ１内の電気信号を光信号に変換して対向装置へ送信するトランスミッタの光信号の出力のオン／オフを制御して、該光信号の出力オン／オフの２値論理信号を対向装置にシリアルに送信する。 - 特許庁

The analog/digital conversion circuit as an embodiment of the present invention can be made small in area and power consumption by connecting output terminals of a plurality of stages of amplification sections and reducing offset variance by performing averaging processing by majority-logic operation in a stage where conversion to a binary signal is performed.例文帳に追加

本実施形態に係るアナログ／デジタル変換回路によれば、複数段の増幅部の各段において出力端子同士を平均化用抵抗素子により接続するとともに、２値信号に変換された段階で多数決論理演算による平均化処理を行うことによりオフセットばらつきを低減し、回路の小面積化と低消費電力化を実現できる。 - 特許庁

A communication device according to the invention is a communication device 1 that communicates a binary signal by use of a first frequency FL and a second frequency FH, and comprises a signal generation unit for detecting the number of edges of an input signal rxd changing during a constant determination period JT and generating the logic of an output signal sig.例文帳に追加

本発明の通信装置は、第１の周波数ＦＬと第２の周波数ＦＨとを用いて二値の信号を通信する通信装置１であって、一定の判定周期ＪＴの間に変化する入力信号ｒｘｄのエッジ数を検出して、出力信号ｓｉｇの論理を生成する信号生成部を備えている。 - 特許庁

The data decoder comprises correction bit location detecting sections 18, 19 which output a correction bit location designating signal, based the level of the RF signal at the time of the binary level determination that is stored in the RF signal level storage section 20 and a bit data inversion correction section 15 which inverts a logic level of a bit location designated, based on the correction bit location designating signals.例文帳に追加

ＲＦ信号レベル記憶部２０に記憶されている２値レベル判定時のＲＦ信号のレベルに基づいて補正ビット位置指定信号を出力する補正ビット位置検出部１８，１９と、補正ビット位置指定信号に基づいて指定されたビットの位置の論理レベルを反転させるビットデータ反転補正部１５とを備える。 - 特許庁