「bit data bus」に関連した英語例文の一覧と使い方(3ページ目) - Weblio英語例文検索

This cache memory system in which a main CPU is connected with a main memory constituted of an ROM and an RAM through an external bus is constituted of 4-way set associative caches where each Way has Tag 45, Valid bit 46, Dirty bit 47, and data block 48.例文帳に追加

メインＣＰＵと、ＲＯＭとＲＡＭからなる主記憶装置とが外部バスを通じて相互に接続されているキャッシュメモリシステムであって、４−ｗａｙセットアソシエイティブキャッシュからなり、各ＷａｙはＴａｇ４５、Ｖａｌｉｄビット４６、Ｄｉｒｔｙビット４７、データブロック４８を持つ。 - 特許庁

The transmission rate converter converts data of an n-bit width inputted by a variable rate from a picture data output device to a 2n-bit width within an FPGA 5, writes the converted data in a DRAM 7 having a 2n-bit bus width and outputs the data stored in the DRAM 7 to a communication IC 3 by a fixed rate with the n-bit width as a data width.例文帳に追加

画像データ出力装置１０９から可変レートで入力されるｎビット幅のデータを、ＦＰＧＡ５内で２ｎビット幅に変換し、変換したデータを２ｎビットのバス幅を持つＤＲＡＭ７に書き込み、ＤＲＡＭ７に記憶されたデータは、データ幅をｎビット幅にして固定レートで通信ＩＣ３に出力することを特徴とする伝送レート変換装置。 - 特許庁

The bus use permission is transferred tentatively from the writing request to any one of a reading request to the internal memory 211 of an n-bit width, a reading request to an internal memory 212 of an m-bit width, and a writing request from the internal memory 212 of m-bits, when the bus use is next permitted to any one of those, in this data conversion period.例文帳に追加

このデータ変換期間において、次の使用許可が与えられるべきバス使用要求が、ｎビット幅の内部メモリ２１１への読み出し要求、ｍビット幅の内部メモリ２１２への読み出し要求、ｍビットの内部メモリ２１２からの書き込み要求のうち何れかの場合、書き込み要求からそれらの要求に対して一時的にバス使用許可を譲る。 - 特許庁

An IEEE 1394 transmission processing section 13 creates transmission data of the IEEE 1394 format, by using an 1 bit audio data recorded using an SACD decoder 11a and the auxiliary data, and sends out the transmission data to a bus line for IEEE 1394.例文帳に追加

ＩＥＥＥ１３９４伝送処理部１３は、ＳＡＣＤデコーダ１１ａでデコードされた１ビットオーディオデータと補助データを用いてＩＥＥＥ１３９４フォーマットの伝送データを生成し、その伝送データをＩＥＥＥ１３９４用のバスライン１に送出する。 - 特許庁

A control unit 11 reads onto a data bus 32 bit data (address 0 data and address 1 data) from an SDRAM 7 after putting the SDRAM 7 in an active state and then in a read state, and puts the SDRAM 7 in a pre-charge state.例文帳に追加

制御部１１は、ＳＤＲＡＭ７をアクティブ状態にしてから、その後リード状態にしてＳＤＲＡＭ７から３２ｂｉｔのデータ（アドレス０データ及びアドレス１データ）をデータバス上に読み出し、その後ＳＤＲＡＭ７をプリチャージ状態にする。 - 特許庁

A data write-in circuit 51 sets the other end of the bit line BL of the selection column and the other end of the current feedback wiring RL to power source voltage Vcc and ground voltage GND respectively in accordance with a level of write-in data DIN through data buses DBo, DBe and an inversion data bus/WDB.例文帳に追加

データ書込回路５１はデータバスＤＢｏ，ＤＢｅおよび反転データバス／ＷＤＢを介して、選択列のビット線ＢＬの他端および電流帰還配線ＲＬの他端を、書込データＤＩＮのレベルに応じて、電源電圧Ｖｃｃおよび接地電圧ＧＮＤの一方ずつに設定する。 - 特許庁

At a main computing block control unit 65, the bus connections are switched from the orthogonal transform memories, according to the data bit widths, and a data array is adjusted by using a 64-bit buffer (68) to transfer pairs of even-numbered data and odd-numbered data between the memories and a main computing block.例文帳に追加

主演算ブロック側制御部（６５）において、これらの直交変換メモリから、データビット幅に応じてバス接続を切換え、またデータ配列を６４ビットバッファ（６８）を用いて調整して、偶数データおよび奇数データの組を、主演算ブロックとの間で転送する。 - 特許庁

In the data communication device, the electric control device serving as a data transmission side divides data out of serial data which are exchanged through the communication bus 1 indicating physical properties into bit groups of different coefficients of variation.例文帳に追加

このようなデータ通信装置にあって、データの送信側となる電子制御装置は、上記通信バス１を介して授受されるシリアルデータのうち、物理特性を示すデータを変動率の異なる複数のビットグループにまずは区分する。 - 特許庁

By the number of times corresponding to the number of transfer data stored in the transfer counter 3, the transfer data held in the copy data register 50 are outputted, and a bit position in the output bus instructed by the output pointer 4 is also updated each time the transfer data are outputted.例文帳に追加

転送カウンタ３に格納されている転送データ数に応じた回数、コピーデータレジスタ５０に保持されている転送データを出力するとともに、その転送データを出力する度に出力ポインタ４により指示される出力バスにおけるビット位置を更新する。 - 特許庁

A data processing apparatus (100) includes a CPU (102), a CPU bus (105), a plurality of function modules (110, 111, 119, 120), and a master bit register (118).例文帳に追加

データ処理装置（１００）は、ＣＰＵ（１０２）、ＣＰＵバス（１０５）、複数の機能モジュール（１１０，１１１，１１９，１２０）、マスタビットレジスタ（１１８）を含む。 - 特許庁

Data on the internal datum bus 12 are modified by a modification circuit 18 according to the lowest position bit of an address and are written on the memory array 2.例文帳に追加

このとき、アドレスの最下位ビット（ＡＬＳＢ）に従って、内部データバス１２上のデータを修飾回路（１８）により修飾してメモリアレイ２に再書込する。 - 特許庁

If sensor modules 1-5 for detecting impact force do not detect a collision, these modules 1-5 transmit digital data with short bit length in time sequence to a center air bag ECU6 through a serial bus L.例文帳に追加

衝撃力を検出するセンサモジュール１〜５が衝突を検出しない場合には、これらセンサモジュール１〜５はシリアルバスＬを通じてセンターエアバッグＥＣＵ６に少ないビット長で時間順次にデジタルデータを送信する。 - 特許庁

A column switch circuit CSC1n which connects a pair of bit line BLn/BLnb and a sub-data bus SDBn/SDBnb is constituted of four N transistors N15, N16, N17, N18.例文帳に追加

ビット線対ＢＬｎ／ＢＬｎｂとサブデータバスＳＤＢｎ／ＳＤＢｎｂとを接続するカラムスイッチ回路ＣＳＣ１ｎは，４つのＮトランジスタＮ１５，Ｎ１６，Ｎ１７，Ｎ１８から構成されている。 - 特許庁

A command signal set defines whether a read operation and a write operation are generated in a bus cycle and further defines whether effective data exists for every bit of the read operation and the write operation.例文帳に追加

コマンド信号集合が、バスサイクル中に読み取り動作及び書き込み動作が発生するかどうかを定義すると共に、読み取り動作及び書き込み動作のビット毎に有効データが存在しているかどうかを定義する。 - 特許庁

This data processor outputs remainder increase and decrease notification signals, that indicate the increase and decrease of remainder and consist of 1 bit from FIFO circuits 3441 and 3443 to an internal bus control circuit 32.例文帳に追加

ＦＩＦＯ回路３４４_1 ，３４４_3 から内部バス制御回路３４２に、残量の増減を示す各々１ビットの残量増加通知信号および残量減少通知信号を出力する。 - 特許庁

The column switch signal CL01 or CL11 turns on a corresponding column switch, and connects a selected bit lines BL1, BL2, /BL1, or /BL2 to a data bus DB or /DB.例文帳に追加

コラムスイッチ信号ＣＬ０１あるいはＣＬ１１は対応するコラムスイッチを導通し、選択されているビット線ＢＬ１、ＢＬ２、／ＢＬ１、あるいは／ＢＬ２をデータバスＤＢ、あるいは／ＤＢに接続する。 - 特許庁

Each of transmitters T_1-T_n multiplies a data signal by an n-bit diffusion code and transmits n pieces of obtained multiplication results, through respective bus lines, to the other electronic circuit.例文帳に追加

送信器Ｔ_１〜Ｔ_ｎは、データ信号にｎビットの拡散符号をそれぞれ乗算し、これによって得られるｎ個の乗算結果をそれぞれ対応するバスラインを通じて他の電子回路に送信する。 - 特許庁

The control section 13 reads a value of a bit rate of stream data stored in advance in a program area of a main memory 14 via the bus 17.例文帳に追加

制御部１３は、メインメモリ１４のプログラム領域に予め記憶されているストリームデータのビットレートの値を、バス１７を介して読み出す。 - 特許庁

To provide an optimization device, an optimization method and a program capable of reducing the power consumption of a computer system by arresting bit transition of data outputted to a bus.例文帳に追加

バスに出力されるデータのビット遷移を抑止し、計算機システムの消費電力を低減することができる最適化装置、最適化方法及びプログラムを提供すること。 - 特許庁

The data bus line in the word line direction, the bit string selection circuit and the sub latch circuit are provided in a belt-like region that extends along the word line direction between multiple memory areas.例文帳に追加

ワード線方向データバス線、ビットストリング選択回路及びサブラッチ回路は、複数のメモリ領域の間においてワード線方向に沿って延びる帯状領域に設けられる。 - 特許庁

An n-bit bus data output buffer is classified into four groups, and control signals #1 to #4 outputted from the flip-flop circuits 41 to 44 are fed to output buffers 11 to 14 by each group with distribution.例文帳に追加

ｎビットバスデータの出力バッファを４グループに分割し、各フリップフロップ回路４１〜４４から出力される各制御信号＃１〜＃４を、それぞれ、各グループ別に出力バッファ１１〜１４に分散して加える。 - 特許庁

In operation processing of an image accumulation control part which a digital copying machine has, a data bus switching bit is set to 1 (S502) after setting an erase starting point address, an end point address of an erase starting point address register, an erase end point address register (S501), and data on a register for substitute data is selected.例文帳に追加

ディジタル複写機が備える画像蓄積制御部の動作処理では、消去始点アドレスレジスタ、消去終点アドレスレジスタの消去始点アドレス、終点アドレスを設定（Ｓ５０１）した後、データパス切り替えビットを１に設定（Ｓ５０２）し、置き換えデータ用レジスタのデータを選択する。 - 特許庁

This switching of a place to be transferred is performed by a read-data bus switching signal RSEL generated by a read-control circuit 6, this switching signal RSEL is generated based on a data bit width setting signal MS, a data read-out operation specifying signal READ, and an address signal ADD.例文帳に追加

この転送先の切換えは第１のリード制御回路６で生成されるリードデータバス切換信号RSELによって行われ、この切換信号ＲＳＥＬは、データビット幅設定信号MSと、データ読出し動作指定信号READと、アドレス信号ADDとに基づいて生成される。 - 特許庁

A data read-out current Is flows in a current path passing through a selection memory cell formed through a data bus DB, a column selection gate CSG, a bit line BL and a reference voltage wiring SL installed between a data read- out circuit 52a and a read-out reference voltage Vss terminal.例文帳に追加

データ読出電流Ｉｓは、データ読出回路５２ａから読出基準電圧Ｖｓｓの間に、データバスＤＢ、コラム選択ゲートＣＳＧ、ビット線ＢＬ、基準電圧配線ＳＬを介して形成される、選択メモリセルを通過する電流経路を流れる。 - 特許庁

This system includes plural input data buses 201, a multi-bit/ multi-bus selector 14 which has the data, data effective output 205, orthogonal cheek output 206 and plural input bus ports to receive the signals from the buses 201 and also are connected to the buses 201.例文帳に追加

このスケーラブル・セレクタ論理は、従来技術からの制御を受け入れるように入力制御によって制御され、２個以上の制御信号が活動状態である状態を監視するためのさらなる直交性チェッカと、入力データ・バスのいずれかが出力に選択されたかどうかを判断するためのさらなるデータ有効論理とを提供するデータ・セレクタを含む。 - 特許庁

A data processing apparatus for securely performing write and read of data between a processor and a nonvolatile memory includes a bus conversion means for converting or decoding the bit array of the respective bid data of data or an address designation signal input via a bus configured of a plurality of signal lines from the processor or the nonvolatile memory, and for outputting the bit data to the nonvolatile memory or the processor.例文帳に追加

プロセッサと不揮発性メモリ間でデータの書き込みと読み出しをセキュアに行なうデータ処理装置において、前記プロセッサまたは前記不揮発性メモリから複数の信号線から成るバスを介して入力されたデータまたはアドレス指定信号の各ビットデータのビット配列を変換また復元し、前記不揮発性メモリまたは前記プロセッサに出力するバス変換手段を備えることを特徴とする。 - 特許庁

The signal processing circuit is provided with a bus wiring DB for receiving digital video signals, and a data register 6 for sequentially sampling the digital video signals on this bus wiring DB and outputting them in parallel, and this data register 6 includes a plurality of sampling latches 10 for level-converting each signal voltage of the digital video signals in bit units.例文帳に追加

信号処理回路はデジタル映像信号を受け取るバス配線ＤＢと、このバス配線ＤＢ上のデジタル映像信号を順次サンプリングして並列的に出力するデータレジスタ６とを備え、このデータレジスタ６はデジタル映像信号の信号電圧をそれぞれビット単位にレベル変換する複数のサンプリングラッチ１０を含む。 - 特許庁

Then the transaction data are analyzed by transaction data analysis processing (step S3) and a control part for statically or dynamically controlling the bit width of an optimum bus, an encoding system, operation frequency, or the like which are generated from the analytical result is generated (step S4).例文帳に追加

その後、トランザクションデータ解析処理（ステップＳ３）にてトランザクションデータを解析し、その解析結果から生成される最適なバスのビット幅、エンコーディング方式、または動作周波数などを静的または動的に制御する制御部を生成する（ステップＳ４）。 - 特許庁

A control circuit is constituted so that a sense amplifier 25a is activated after a column gate 71 is turned on at the time of a write operation and data from a data bus line DB are applied to one side of the input/output terminal of the sense amplifier 25a connected to a pair of bit line BL, /BL.例文帳に追加

制御回路は、ライト動作時にコラムゲート７１がオンされデータバス線ＤＢからデータがビット線対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の入出力端子に印加された後、そのセンスアンプ２５ａを活性化するようにした。 - 特許庁

When a memory cell at the left end is selected, data read out on bit lines BL, BL bar are inputted through a PMOS transistor T to the first local sense amplifiers and a sense output is placed on the read data bus.例文帳に追加

図中左端のメモリセルが選択されると、ビット線ＢＬ，ＢＬバー上の読み出しデータはＰＭＯＳトランジスタＴを通して第１ローカルセンスアンプに入力され、これが第１、第２ローカルセンスアンプでセンスされて、そのセンス出力が読み出しデータバスに出力される。 - 特許庁

The device adopts a variable bus-bit width in the image processing data path, can generate high precision output, regardless of the digital gain value, and is further provided with a series fixed pattern noise correction block and a digital gain processing block in the data path.例文帳に追加

画像処理データ路に可変バスビット幅を採用し、デジタル利得値にかかわらず高精度の出力を発生させることができ、さらにデータ路中に列固定パターン雑音補正ブロック及びデジタル利得処理ブロックを有する。 - 特許庁

Local buffers 13 to 15 are respectively made to correspond to a plurality of respective buses 10 to 12, and data are respectively inputted and outputted between a bus 1 and the buses 10 to 12, so as to absorb the speed difference of a transfer speed on the basis of the difference of bit width between the bus 1 and the buses 10 to 12.例文帳に追加

複数のバス１０のそれぞれにはローカルバッファ１３〜ローカルバッファ１５がそれぞれ対応づけられており、バス１とバス１０〜バス１２とのビット幅の相違に基づく転送速度の速度差を吸収するよう、バス１とバス１０〜バス１２のそれぞれとの間でデータの入出力を行う。 - 特許庁

The forestage RAM 15 has a size calculated, according to an expression ((post-stage RAM 16 size)*8/(which of system bus bit))*(system clock period)+(DMA maximum waiting time)≤(LAN frame interval time)+(effective data extraction time of LAN controller 11)+(prestage RAM 15 size)*((LAN clock period)*(prestage RAM 15 bit number/8)).例文帳に追加

また、前段のＲＡＭ１５の大きさは、｛（後段のＲＡＭ１６のサイズ）＊８／（システムバスのビット幅）｝＊（システムクロック周期) ＋（ＤＭＡの最大待ち時間）≦（ＬＡＮフレーム間隔時間）＋（ＬＡＮコントローラ１１の有効データ抜出し時間）＋( 前段のＲＡＭ１５のサイズ) ＊｛（ＬＡＮクロック周期）＊（前段のＲＡＭ１５のｂｉｔ数／８）｝という計算式で算出される大きさとしている。 - 特許庁

Although a value to be latched is predicted to be within a prescribed range in some latch timing by the latch circuit 26, an 8-bit value to be inputted to the CPU 40 can not be predicted even by latch timing because the bit sequence change bus 28 changes a bit sequence and the value is inputted to the data input terminals D0 to D7 of the CPU 40.例文帳に追加

ラッチ回路２６によるラッチのタイミングによっては、ラッチされる値は所定の範囲内になると予測可能となるが、ビット順列変更バス２８によりビットの順列が変更されてＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に入力されるから、ＣＰＵ４０に入力される８ビットの値はラッチのタイミングによっても予測することができない。 - 特許庁

The security bit part 132c is set when an encryption instruction code stored in a main storage memory 160 is encoded and held in the instruction code holding part 131, and outputs data with all bit values 0 by an OR circuit 136 when accessing to the instruction code holding part 131 through an I/O bus S120iob.例文帳に追加

セキュリティビット部１３２ｃは、主記憶メモリ１６０に記憶された暗号化命令コードが復号化されて命令コード保持部１３１に保持された場合にはセットされ、Ｉ／ＯバスＳ１２０ｉｏｂを介して命令コード保持部１３１にアクセスした場合に、ＯＲ回路１３６によって全てのビットの値が０のデータが出力される。 - 特許庁

To provide a system and method for testing simultaneously a column of a semiconductor memory and a redundant column by adding temporarily an additional parallel signal bit giving wider band width during test mode operation to an input/output data bus connected to a semiconductor memory.例文帳に追加

試験モード動作中により広い帯域幅を与える追加の並列信号ビットを半導体メモリに連結された入出力データ・バスに一時的に追加することによって、半導体メモリの列と冗長列とを同時に試験するシステムおよび方法を提供すること。 - 特許庁

In this bit reverse access circuit for rearranging plural data stored in the memory 2, plural address lines for accessing the memory from a CPU 1 are provided with address bus selecting means 3 for reconnecting address lines to one another.例文帳に追加

メモリ２に格納された複数のデータの並び替えを行うビットリバースアクセス回路において、ＣＰＵ１から前記メモリに対するアクセスを行う複数のアドレス線に、アドレス線相互を接続替えするアドレスバス切替手段３を設けたことを特徴とするビットリバースアクセス回路。 - 特許庁

A bit sequence change bus 28 connects output terminals Q0 to Q7 of a latch counter IC 22 consisting of an 8-bit counter 24 and a latch circuit 26 to data input terminals D0 to D7 of a CPU 40 while changing the sequence.例文帳に追加

８ビットのカウンタ２４とラッチ回路２６とにより構成されるラッチカウンタＩＣ２２の出力端子Ｑ０〜Ｑ７をビット順列変更バス２８によりその順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続する。 - 特許庁

Output terminals Q0 to Q7 of a latch counter IC 22 to be constituted of an 8-bit counter 24 and a latch circuit 26 are connected with data input terminals D0 to D7 of a CPU 40 by changing permutation of them by a bit permutation changing bus 28.例文帳に追加

８ビットのカウンタ２４とラッチ回路２６とにより構成されるラッチカウンタＩＣ２２の出力端子Ｑ０〜Ｑ７をビット順列変更バス２８によりその順列を変更してＣＰＵ４０のデータ入力端子Ｄ０〜Ｄ７に接続する。 - 特許庁

The integrated circuit for printer (memory control ASIC 10) is configured to serve as a circuit having a capability to grasp a data receiving interface from a specific group of bits in a command on a data_cmd bus, and a capability to grasp the data receiving interface from the group of bits with some bit values (bit7 values) treated as "0".例文帳に追加

印刷装置用集積回路（メモリ制御ＡＳＩＣ１０）を、data_cmdバス上のコマンド中の特定のビット群から，データが受信されたインタフェースを把握する機能と、それらのビット群から、幾つかのビット値（bit7の値）を“０”として取り扱って、データが受信されたインタフェースを把握する機能とを有する回路として、構成しておく。 - 特許庁

In this system for connecting a master IC and the plural slave ICs via a bus, when the number of the slave ICs is few, minimum bits required for discriminating the individual slave ICs are used for address data, and residual bits in bit data originally assigned for the address data are assigned for transferring the data.例文帳に追加

バスを介して、マスターＩＣと複数のスレーブＩＣが接続されて成るシステムにおいて、スレーブＩＣの数が少ない場合には、個々のスレーブＩＣを識別するのに必要最小限のビットをアドレスデータ用に使用すると共に、元々アドレスデータ用に割り当てられているビットデータの内の残りのビットをデータ転送用に割り当てることを特徴とする。 - 特許庁

When a start edge timing (a start timing) of transmission data TXD start bit is detected, the transceiver samples the transmission data TXD at the time of second sampling edge after the start timing using a sampling SCK having four sampling edges per one bus clock BCK cycle after synchronizing to the bus clock BCK, and afterwards, samples (latches) the transmission data TXD at every four sampling edge timing.例文帳に追加

送信データＴＸＤのスタートビットの開始エッジのタイミング（開始タイミング）が検出されると、バスクロックＢＣＫに同期し、そのバスクロックＢＣＫの１周期当たり４個のサンプリング用エッジを有するサンプリングＳＣＫを用い、開始タイミングを起点として２個目のサンプリング用エッジのタイミングで送信データＴＸＤをサンプリングし、以後、４個目のサンプリング用エッジのタイミング毎に、送信データＴＸＤをサンプリング（ラッチ）する。 - 特許庁

Graphic data of display objects in a GUI picture prepared for a target device 10 are packetized in the format of bit map data etc., for asynchronous transfer mode, transmitted to a controller 20 by asynchronous connection through a bus line 1, and displayed at arbitrary positions in a display picture on a display part 23 which is prepared for the controlling 20.例文帳に追加

ターゲット機器１０に用意されたＧＵＩ画面中の表示物のグラフィックデータを、ビットマップデータなどの形式でアシンクロナス転送モード用にパケット化し、バスライン１を経由したアシンクロナスコネクションでコントローラ２０に伝送し、コントローラ２０に用意された表示部２３の表示画面中の任意の位置に表示する。 - 特許庁

In each memory cell column, a bit line BL is connected with data buses DBa and DBb respectively through a drive switch at a node Na corresponding to one end side and a node Nb corresponding to the other end side, and connected with a reversed phase data bus/WDB through the drive switch in an intermediate node Nm.例文帳に追加

各メモリセル列において、ビット線ＢＬは、一端側に相当するノードＮａおよび他端側に相当するノードＮｂにおいて、駆動スイッチをそれぞれ介してデータバスＤＢａおよびＤＢｂと接続され、中間ノードＮｍにおいて、駆動スイッチを介して逆相データバス／ＷＤＢと接続される。 - 特許庁

Based upon a command set in a specified data setting register 53, an addressable address space of a buffer RAM 31 is optimized according to a packet length of a handled data standard to eliminate power consumption of an address bit line 63 of an address bus which becomes unnecessary as a result of the optimization.例文帳に追加

指定データ設定レジスタ５３に設定されたコマンドをもとに、バッファＲＡＭ３１に対しアクセス可能なアドレス空間を、扱うデータ規格のパケット長に応じて最適化し、前記最適化することにより不要となったアドレスバスのアドレスビット線６３における電力消費をなくすようにする。 - 特許庁