「buffer type」に関連した英語例文の一覧と使い方(4ページ目) - Weblio英語例文検索

In the manufacturing method of a semiconductor laser, there are formed by an MOCVD method successively on an n-type substrate 101 an n-type buffer layer 102, an n-type clad layer 103, an active layer 104, a first p-type clad layer 105, a p-type etching stop layer 106, and a second p-type clad layer 107.例文帳に追加

ｎ型基板１０１上に、ＭＯＣＶＤ法により、ｎ型バッファ層１０２、ｎ型クラッド層１０３、活性層１０４、ｐ型第１クラッド層１０５、ｐ型エッチングストップ層１０６、およびｐ型第２クラッド層１０７を、順次形成する。 - 特許庁

A semiconductor laser device 50 is equipped with a laminated structure composed of an N-type buffer layer 52, an N-type clad layer 53, an active layer 54, a P-type clad layer 55, a P-type intermediate layer 56, and a P-type cap layer 57 which are successively and epitaxially grown on an N-type substrate 51.例文帳に追加

本半導体レーザ素子５０は、ｎ型基板５１上に、順次、エピタキシャル成長させた、ｎ型バッファ層５２、ｎ型クラッド層５３、活性層５４、ｐ型クラッド層５５、ｐ型中間層５６、及びｐ型ｓキャップ層５７の積層構造を備える。 - 特許庁

The total thickness of the buffer layer 2 and the n-type clad layer 3 is reduced to make transposition on the surface of the n-type clad layer 3.例文帳に追加

バッファ層２とｎ型クラッド層３との合計の厚みを薄くすることによってｎ型クラッド層３の表面に転位を生じさせる。 - 特許庁

The multiple stages of the substrate 11 are taken over to the buffer layer 12, the n-type semiconductor region 13, the active layer 14, and the p-type semiconductor region 15.例文帳に追加

基板１１の多段ステップをバッファ層１２、ｎ形半導体領域１３、活性層１４、ｐ形半導体領域１５に引き継がせる。 - 特許庁

A buffer layer 2, an n-type clad layer 3, a multiple well structure active layer 4, and a p-type clad layer 5 are provided on a silicon wafer 1 of low resistance.例文帳に追加

低抵抗のシリコン基板１の上にバッファ層２、ｎ型クラッド層３、多重井戸構造活性層４、ｐ型クラッド層５を設ける。 - 特許庁

The contact surfaces of a p-type high-concentration semiconductor region 10 and an n-type high-concentration buffer region 12 with each other are formed so that they may become uneven and their areas become larger.例文帳に追加

ｐ型高濃度半導体領域１０とｎ型高濃度バッファ領域１２との接面が凹凸状になるように形成する。 - 特許庁

A first diode connection transistor of the first conductivity type is provided on the power source voltage side of the first pre-buffer circuit, and a second diode connection transistor of the second conductivity type is provided on the reference voltage side of the second pre-buffer circuit.例文帳に追加

第１のプリバッファ回路の電源電圧側に第１の導電型の第１のダイオード接続トランジスタを有し，第２のプリバッファ回路の基準電圧側に第２導電型の第２のダイオード接続トランジスタを有する。 - 特許庁

A first buffer layer 2a near a silicon substrate 1 and second buffer layer 2b on other portions have a high and low concentrations of an n-type impurity, respectively, resulting in some concentration difference.例文帳に追加

シリコン基板１の近傍をＮ型不純物の濃度が濃い第１バッファ層２ａとし、それ以外の部分を濃度が薄い第２バッファ層２ｂとして濃度差をつける。 - 特許庁

When the amount Bm of data stored in a bit buffer 2 does not exceed a 1st threshold value BTH1, a picture read from the bit buffer 2 is transferred to a decode core circuit 4 independently of the type of picture.例文帳に追加

ビットバッファ２の占有量Ｂm が第１の閾値ＢTH1 を越えない場合、ビットバッファ２から読み出されたピクチャはタイプに関係なくデコードコア回路４へ転送される。 - 特許庁

If it is a data frame, the type of a channel is determined (step 14), and if it is a common channel, it is stored in a buffer for a common channel buffer (step 18).例文帳に追加

次に変換されたＡＴＭセルのフレームタイプを判別し（ステップ１３）、それが、コントロールフレームであれば、コントロールフレーム用エリアへＡＴＭセルを格納する（ステップ１９）。 - 特許庁

When an occupied amount Bm of a bit buffer 2 does not exceed a 1st threshold BTH1, an image read from the bit buffer 2 is transferred to a decode core circuit 4, independently of its type.例文帳に追加

ビットバッファ２の占有量Ｂm が第１の閾値ＢTH1 を越えない場合、ビットバッファ２から読み出されたピクチャはタイプに関係なくデコードコア回路４へ転送される。 - 特許庁

A buffer layer 22, an n-type clad layer 23, an MQW layer 24, a p-type clad layer 25, an intermediate layer 26, and a part of a p-type contact layer 27 are grown on a substrate 21 using an MBE method.例文帳に追加

基板２１上にバッファ層２２,ｎ型クラッド層２３,ＭＱＷ層２４,ｐ型クラッド層２５,中間層２６,ｐ型コンタクト層２７の一部をＭＢＥ法で成長する。 - 特許庁

This semiconductor device 1 includes: an n- type base region 14 formed on a semiconductor substrate 10; and an n+ type buffer region 13 formed on the undersurface of the n- type base region 14.例文帳に追加

半導体装置１は、半導体基板１０に設けられたｎ−型ベース領域１４と、ｎ−型ベース領域１４の下面に設けられたｎ＋型バッファ領域１３とを有する。 - 特許庁

A second base layer (7) of a second conductivity type and emitter layers (8) of a first conductivity type are arranged in the main cell (MR), and a buffer layer (9) of a second conductivity type is arranged in the dummy cell (DR).例文帳に追加

メインセル（ＭＲ）内に第２導電型の第２ベース層（７）と第１導電型のエミッタ層（８）とが配設され、ダミーセル（ＤＲ）内に第２導電型のバッファ層（９）が配設される。 - 特許庁

A buffer layer 2 including phosphorous, which functions as n-type impurity on silicon, is formed on an n-type conductive silicon semiconductor substrate where n-type impurity is doped.例文帳に追加

ｎ形不純物がドープされた導電性を有するｎ形シリコン半導体基板１の上にシリコンに対してｎ形不純物として機能するリンを含むバッファ層２を設ける。 - 特許庁

A memory cell structure, without the need for a capacitor is formed of a laminated structure, composed of a metal 1/an insulation film 2/n-type silicon 3/an n-type delta doped layer 4/a non-doped buffer layer 5/a p-type delta doped layer 6/p-type silicon 7.例文帳に追加

キャパシタの不要なメモリセル構造を、金属１／絶縁膜２／ｎ型シリコン３／ｎ型デルタドープ層４／ノンドープバッファ層５／ｐ型デルタドープ層６／ｐ型シリコン７からなる積層構造によって形成する。 - 特許庁

The semiconductor layer 20 is composed by laminating a buffer layer 21, a GaN layer 22, an n-type contact layer 23, an n-type cladding layer 24, an active layer 25, a p-type cladding layer 26, and a p-type contact layer 27 in this order.例文帳に追加

半導体層２０は、バッファ層２１、ＧａＮ層２２、ｎ型コンタクト層２３、ｎ型クラッド層２４、活性層２５、ｐ型クラッド層２６およびｐ型コンタクト層２７をこの順に積層して構成される。 - 特許庁

A dummy unit output buffer and a dummy unit input buffer of a dummy delay circuit DDL included in a DLL circuit DLL are not imitated by a simple type delay circuit, they have circuit constitution which is substantially same as a regular data output buffer and a clock buffer CB and can trim a delay time.例文帳に追加

ＤＬＬ回路ＤＬＬに含まれるダミー遅延回路ＤＤＬのダミー単位出力バッファ及びダミー単位入力バッファを、簡略型の遅延回路で模擬せず、正規のデータ出力バッファ及びクロックバッファＣＢと実質同一の回路構成とし、その遅延時間をトリミングできる構成とする。 - 特許庁

The gallium nitride light emitting element comprises an n-type GaN buffer layer 12, an n-type GaN layer 14, an InGaN light emitting layer 16, a p-type GaN layer 18, an n-type electrode 20, and a p-type electrode 22 sequentially formed on a sapphire substrate 10.例文帳に追加

窒化ガリウム系発光素子は、サファイア基板１０上にｎ型ＧａＮバッファ層１２、ｎ型ＧａＮ層１４、ＩｎＧａＮ発光層１６、ｐ型ＧａＮ層１８、ｎ型電極２０、ｐ型電極２２を順次形成することで構成される。 - 特許庁

On a sapphire substrate 1, an undoped GaN buffer layer 2, n-type GaN layer 3, and p-type GaN layer 4 are formed in order, part of the region from the p-type GaN layer 4 to n-type GaN layer 3 is removed, and the n-type GaN layer 3 is exposed.例文帳に追加

サファイア基板１上にアンドープのＧａＮバッファ層２、ｎ型ＧａＮ層３およびｐ型ＧａＮ層４を順に形成し、ｐ型ＧａＮ層４からｎ型ＧａＮ層３までの一部領域を除去し、ｎ型ＧａＮ層３を露出させる。 - 特許庁

An n-type InP buffer layer 22, a reflector layer 23, an i-type InGaAs photo-absorption layer 24, and an n-type InP cap layer 28 are laminated on an n-type InP substrate, and zinc(Zn) is diffused in the n-type InP cap layer 28 to form a p-type diffusion region 32 as a photo-receiving portion.例文帳に追加

ｎ−ＩｎＰ基板２０上に、ｎ−ＩｎＰバッファ層２２，反射鏡層２３，ｉ−ＩｎＧａＡｓ光吸収層２４，ｎ−ＩｎＰキャップ層２８が積層され、ｎ−ＩｎＰキャップ層２８内に亜鉛（Ｚｎ）が拡散されて、受光部となるｐ型拡散領域３２が形成されている。 - 特許庁

A power transistor device includes a substrate of a first conductivity type, the substrate forming a PN junction with an overlying buffer layer of a second conductivity type.例文帳に追加

パワートランジスタデバイスは、第１の導電型の基板を含み、当該基板は、上に重なっている第２の導電型のバッファ層とのＰＮ接合を形成する。 - 特許庁

The N-type buffer region 314 is formed in a state of being separated from one part of the P-type collector region 303a so as to cover the one part.例文帳に追加

Ｎ型バッファ領域３１４は、Ｐ型コレクタ領域３０３ａの一部分から離隔した状態でその一部分を覆うように設けられている。 - 特許庁

At first, a buffer layer 12 of GaN and an n-type contact layer 13 of n-type GaN are grown on a sapphire substrate 11 of (0001) face.例文帳に追加

まず、（０００１）面のサファイアからなる基板１１の上に、ＧａＮからなるバッファ層１２とｎ型ＧａＮよりなるｎ型コンタクト層１３とを成長させる。 - 特許庁

The interface layer 16 is directly deposited on the uppermost part of a buffer layer 14 before an N-type GaN layer, an N-type Si layer and other parts of an element structure body are grown.例文帳に追加

界面層は、ｎ型（ＧａＮ：Ｓｉ）層と素子構造体のその他の部分とを成長させる前に、バッファ層の最上部に直接堆積される。 - 特許庁

Thereafter, by an MOCVD method, on the buffer layers 5, an N-type clad layer 6, an MQW active layer 7 and a P-type clad layer 8 are formed, in this order.例文帳に追加

その後、ＭＯＣＶＤ法により、バッファ層５上に、Ｎ型クラッド層６、ＭＱＷ活性層７およびＰ型クラッド層８がこの順に形成される。 - 特許庁

To provide a broad-spectrum Al(1-x-y)InyGa_xN LED, comprising: a substrate, a buffer layer, an N-type cladding layer, at least one quantum dot emitting layer, and a P-type cladding layer.例文帳に追加

基板、バッファー層、Ｎ型クラッド層、少なくとも１つの量子ドット放出層およびＰ型クラッド層を備える広域スペクトルAl_(1-x-y)In_yGa_xN LEDを提供すること。 - 特許庁

This can reduce a stress at an interface between the n-type SiC drift layer 23 and the n-type SiC buffer layer 22, so that a forward voltage can be reduced.例文帳に追加

これにより、ｎ型ＳｉＣドリフト層２３とｎ型ＳｉＣバッファ層２２との界面の応力を低減でき、順方向電圧を低減できる。 - 特許庁

A light-emitting diode 40 comprises a substrate 41, a buffer layer 42, an n-type semiconductor layer 43, a conformational active layer 44 and a p-type semiconductor layer 45.例文帳に追加

発光ダイオード４０は、基板４１，バッファ層４２，ｎ型半導体層４３，コンフォーメーション活性層４４及びｐ型半導体層４５を有する。 - 特許庁

On an undoped GaN buffer layer 2, there are formed an n-type AlGaN electron-donor layer 3, and an n-type InAlGaN cap layer 4 successively.例文帳に追加

アンドープＧａＮバッファー層２の上に、ｎ型ＡｌＧａＮ電子供給層３及びｎ型ＩｎＡｌＧａＮキャップ層４が順に形成されている。 - 特許庁

A metal cathode electrode 5k is formed so as to be brought into contact with the surfaces of the n-type buffer 3, the n-type cathode area 6, and the silicon substrate, respectively.例文帳に追加

そして、ｎ型バッファ層３、ｎ型カソード領域６、シリコン基板１の表面に接触するように金属のカソード電極５ｋが形成されている。 - 特許庁

To stabilize an output current without providing a circuit constitution newly whether a transistor constituting a buffer circuit is an NPN type or a PNP type.例文帳に追加

バッファ回路を構成するトランジスタがＮＰＮ型およびＰＮＰ型どちらであっても、回路構成を新たに設けることなく、出力電流を安定化させる。 - 特許庁

The etching rate of the light reflecting layer is larger than both the etching rates of the one-conduction type buffer layer 10 and one-conduction type semiconductor clad layer 12.例文帳に追加

光反射層のエッチングレートは、一導電型バッファ層１０および一導電型半導体クラッド層１２の双方のエッチングレートに比べて大きい。 - 特許庁

The buffer layer has its electron density higher than the hole density of the P type AlGaN layer 18 and wider band gap energy than the N type light emission layer.例文帳に追加

バッファ層は、その電子密度が、Ｐ型ＡｌＧａＮ層１８にホール密度より低く、かつそのバンドギャップエネルギがＮ型発光層よりも広くなっている。 - 特許庁

Then the impartiality warrant/high efficiently hybrid type time slot assignment control function 141 informs the output control circuit 703 controlling a cell output from the buffer 701 about the result.例文帳に追加

そして、その結果をバッファ701 からのセル出力を制御する出力制御回路703 に通知する。 - 特許庁

To obtain the substantially correct film thickness of an n-type buffer layer which is one of the films constituting a chalcopyrite solar cell.例文帳に追加

カルコパイライト型太陽電池を構成する膜の１つであるｎ型バッファ層の略正確な膜厚を求める。 - 特許庁

To provide a slew rate control type output buffer circuit that copes with a change in an operating frequency.例文帳に追加

動作周波数の変更に対応することができるスルーレート制御型出力バッファ回路を提供すること。 - 特許庁

The thinning-out processed image data are subsequently stored in partial write type buffer memories 111 and 112 for each color component.例文帳に追加

間引き処理された画像データを色成分毎に順次パーシャルライト型バッファメモリ１１１，１１２に記憶する。 - 特許庁

An n-type Si buffer layer 6 is formed by doping phosphorus fixedly in nonselective epitaxial growth.例文帳に追加

ｎ型Ｓｉバッファ層６は非選択エピタキシャル成長時にリンを一定にドーピングすることによって形成される。 - 特許庁

A 2nd conductivity type 3rd CMOS TR 6 is connected between an output terminal 4 of this buffer circuit and ground.例文帳に追加

このバッファ回路の出力端子とグランド間に第２導電型の第３のＭＯＳトランジスタが接続されている。 - 特許庁

An n-InP buffer layer 2, an InGaAsP active layer 3, and a first p-InP clad layer 4 are stuck on an n-type InP substrate 1.例文帳に追加

ｎ型InP基板１の上に、ｎ−InPバッファ層２、InGaAsP活性層３、第１ｐ−InPクラッド層４が積層されている。 - 特許庁

A low temperature GaN buffer layer 11 and a p-type GaN layer 12 are formed sequentially on a sapphire substrate 10.例文帳に追加

サファイア基板１０上に、低温ＧａＮバッファー層１１、ｐ型ＧａＮ層１２が順次に形成されている。 - 特許庁

An n-type ZnO buffer layer is formed on the Zn polarity surface of a substrate having the Zn polarity surface (a).例文帳に追加

（ａ）Ｚｎ極性面を備える基板のＺｎ極性面上に、ｎ型ＺｎＯバッファ層を形成する。 - 特許庁

An N-type GaAs buffer layer, an N-type InGaP clad layer, an InGaAsP barrier layer, an InGaAs active layer, an InGaAsP barrier layer, a P-type InGaP clad layer, a P-type InGaAsP etching stop layer, a P-type InGaP clad layer, and a P-type GaAs contact layer are successively laminated on an N-type GaAs substrate.例文帳に追加

ｎ型ＧａＡｓ基板11上に、ｎ型ＧａＡｓバッファ層12、ｎ型ＩｎＧａＰクラッド層13、ＩｎＧａＡｓＰバリア層14、ＩｎＧａＡｓ活性層15、ＩｎＧａＡｓＰバリア層16、ｐ型ＩｎＧａＰクラッド層17、ｐ型ＩｎＧａＡｓＰエッチングストップ層18、ｐ型ＩｎＧａＰクラッド層19、ｐ型ＧａＡｓコンタクト層20を順次積層する。 - 特許庁

In a SiC pin diode 20, an n-type minority carrier elimination layer 31, which is formed between an n-type SiC substrate 21 and an n-type buffer layer 22, has a higher concentration of carbon hole defects than the n-type buffer layer 22, and a carbon hole defect of the minority carrier elimination layer 31 serves as a trap for holes from p-type anode layers 24 and 25.例文帳に追加

このＳｉＣ ｐｉｎダイオード２０では、ｎ型ＳｉＣ基板２１とｎ型バッファ層２２との間に形成したｎ型少数キャリア消滅層３１は、ｎ型バッファ層２２よりも炭素空孔欠陥の濃度が高く、少数キャリア消滅層３１の炭素空孔欠陥はｐ型のアノード層２４,２５からの正孔のトラップとして働く。 - 特許庁