「buffer type」に関連した英語例文の一覧と使い方(6ページ目) - Weblio英語例文検索

When the occupied amount Bm exceeds the 2nd threshold BTH2, the image read from the bit buffer 2 is skipped, independently of the type.例文帳に追加

そして、占有量Ｂm が第２の閾値ＢTH2 を越えた場合、ビットバッファ２から読み出されたピクチャはタイプに関係なくスキップされる。 - 特許庁

To simply mount and demount a coupling member on the hydraulic type buffer side and a coupling member on the hydraulic device side.例文帳に追加

油圧式緩衝器側の連結部材と油圧装置側の連結部材とを簡単に着脱することができるようにする。 - 特許庁

This IGBT is constituted in a punch through structure having an n^+ buffer layer 13 and has a p^- type low-concentration layer 12 between the buffer layer 13 and a p^+ drain layer 11.例文帳に追加

本発明のＩＧＢＴ１０は、ｎ^＋バッファ層１３を有するパンチスルー構造とされ、ｎ^＋型のバッファ層１３とｐ＋型のドレイン層１１の相互間にｐ^−型の低濃度層１２を有している。 - 特許庁

An i-GaAs buffer layer 2, an i-AlGaAs buffer layer 3, a disorder GaInP layer 4, an order GaInP layer 5, and an n-type dope GaInP 6 layer are successively formed on a GaAs board 1.例文帳に追加

ＧａＡｓ基板１上に、ｉ−ＧａＡｓバッファ層２、ｉ−ＡｌＧａＡｓバッファ層３、ディスオーダＧａＩｎＰ層４、オーダＧａＩｎＰ層５及びｎ型ドープＧａＩｎＰ層６を順次形成する。 - 特許庁

To provide a buffer having excellent expansibility and a high buffer effect and a connection type bridge-fall preventive device solving the deflection of a connecting member and capable of easily increasing a stroke as the device.例文帳に追加

伸縮性が良好で緩衝効果の高い緩衝装置と、連結部材の撓みを解消し、かつ、容易に装置としてのストロークを大きくすることができる連結式落橋防止装置を提供する。 - 特許庁

Based on attribute information in the meta-buffer 102, transmission of corresponding stream data is requested to the server device 1, and received stream data is successively stored in a FIFO type audio buffer 101.例文帳に追加

メタバッファ１０２内の属性情報に基づき、対応するストリームデータの送信がサーバ装置１に対して要求され、受信されたストリームデータはＦＩＦＯ方式のオーディオバッファ１０１に順次記憶される。 - 特許庁

The buffer cell 40 with an electrostatic breakdown protective circuit consists of a diode type protective circuit 20 for measures against electrostatic breakdown, and a buffer cell 30 for avoiding the attenuation of a signal incident to long distance wiring.例文帳に追加

静電破壊保護回路付きバッファセル４０は、静電破壊対策用のダイオード型保護回路２０と長距離配線に伴う信号の減衰を回避するためのバッファセル３０から構成されている。 - 特許庁

The IGBT has a p^+-type high-concentration drain layer 12 which decides the injection volume of a hole and a p^--type low-concentration drain layer 11 which absorbs the fluctuation of the ground amount of the rear surface of a wafer under an n^+-type buffer layer 13.例文帳に追加

本発明のＩＧＢＴは、ｎ^+バッファ層１３の下に、正孔の注入量を決めるｐ^+高濃度ドレイン層１２と、ウェハ裏面研削量のばらつきを吸収するｐ^-低濃度ドレイン層１１を有している。 - 特許庁

Then, processing for forming an epitaxial layer whose impurity concentration is lower than that of the n type buffer layer 3, and for selectively injecting the n type impurity and the p type impurity into the upper face is repeated.例文帳に追加

次に、不純物濃度がｎ型バッファー層３の不純物濃度よりも低いエピタキシャル層を形成し、その上面にｎ型不純物及びｐ型不純物を選択的に注入する処理を繰り返す。 - 特許庁

To temporary store data read from the disk type storage part or data to be written to the disk type storage part, a buffer memory having a sufficient capacity is prepared, and the intermittent access to the disk type storage part is concentrically performed by use of the buffer memory, whereby the time of not accessing the disk can be ensured long.例文帳に追加

ディスク型記憶部から読み出したデータやディスク型記憶部へ書き込むデータを一時的に格納するために、十分な容量を持つバッファ・メモリを用意し、バッファ・メモリを用いてディスク型記憶部に対する間欠アクセスを集中的に行なうことで、ディスクへアクセスしない時間を長く確保することができる。 - 特許庁

A disc-type heat buffer plate 15 is arranged at the rear surface side of the semiconductor chip, and the main surface of each semiconductor chip in the opening of the insulating frame and the disc-type heat buffer plate are collectively pressure-welded by first and second pressure-welding electrode plates 27 and 28.例文帳に追加

上記半導体チップの裏面側には円板型熱緩衝板１５を配置し、上記絶縁性フレームの開口内の各半導体チップの主表面と上記円板型熱緩衝板とを第１，第２の圧接電極板２７，２８で一括して圧接する。 - 特許庁

The actual damping force characteristics of a completed damping force control type hydraulic buffer 5 are measured by a damping force tester 9, and the damping force characteristic data are recorded in a recording medium 10, and the recording medium 10 is attached to the damping force control type hydraulic buffer 5.例文帳に追加

減衰力試験器9によって、完成した減衰力調整式油圧緩衝器5の実際の減衰力特性を計測し、その減衰力特性データを記録媒体10に記録し、記録媒体10を減衰力調整式油圧緩衝器5に添付する。 - 特許庁

A VCSEL 20 is constituted by stacking a semiconductor layer, including an n-type buffer layer 104, an n-type lower DBR 106, an active region 108, a current constriction layer 110, a p-type upper DBR 112, and a p-type GaAs contact layer 114 on a substrate 102.例文帳に追加

ＶＣＳＥＬ２０は、基板１０２上に、ｎ型のバッファ層１０４、ｎ型の下部ＤＢＲ１０６、活性領域１０８、電流狭窄層１１０、ｐ型の上部ＤＢＲ１１２、ｐ型のＧａＡｓコンタクト層１１４を含む半導体層を積層する。 - 特許庁

There is provided a semiconductor layer 20, which is formed of an n-type clad layer 21, an active layer 22, a p-type clad layer 23 that includes a stripe shaped embedded ridge portion 28, an n-type buffer layer 24, a p-type contact layer 25, an etching stop layer 26, and a gap layer 27, laminated in this order.例文帳に追加

ｎ型クラッド層２１、活性層２２、ならびにストライプ状の埋込リッジ部２８を含むｐ型クラッド層２３、ｎ型バッファ層２４、ｐ側コンタクト層２５、エッチングストップ層２６およびキャップ層２７をこの順に積層してなる半導体層２０を備える。 - 特許庁

In a semiconductor element, an AlGaN buffer layer 2, an undoped GaN layer 3, an n-type GaN contact layer 4, an n-type InGaN crack preventing layer 5, an n-type AlGaN clad layer 6, an MQW active layer 7, and a p-type AlGaN clad layer 8 are successively on a sapphire substrate 1.例文帳に追加

サファイア基板１上にＡｌＧａＮバッファ層２、アンドープＧａＮ層３、ｎ−ＧａＮコンタクト層４、ｎ−ＩｎＧａＮクラック防止層５、ｎ−ＡｌＧａＮクラッド層６、ＭＱＷ活性層７およびｐ−ＡｌＧａＮクラッド層８が順に形成されている。 - 特許庁

In the semiconductor switching element 1, an N-type reduced surface field region 302 is formed in a semiconductor substrate 301, and a P-type collector region 303a, an N-type drain region 306b and an N-type buffer region 314 are formed in the reduced surface field region 302.例文帳に追加

半導体スイッチング素子１において、半導体基板３０１内にはＮ型リサーフ領域３０２が設けられており、リサーフ領域３０２内にはＰ型コレクタ領域３０３ａとＮ型ドレイン領域３０６ｂとＮ型バッファ領域３１４とが設けられている。 - 特許庁

The semiconductor device is produced by forming, on a semi-insulating substrate, a first buffer layer formed of a compound semiconductor to include a doping layer to which an N-type impurity is doped, forming, on this first buffer layer, a second buffer layer formed of a non-doped compound semiconductor, and forming, on this second buffer layer, an active layer operating as a transistor.例文帳に追加

半絶縁性基板上に、化合物半導体からなりＮ型の不純物がドープされたドープ層を有する第１バッファ層を形成し、この第１バッファ層上に、ノンドープの化合物半導体からなる第２バッファ層を形成し、この第２バッファ層上に、トランジスタとして動作する能動層を形成して半導体装置を製造した。 - 特許庁

The semiconductor light emitting element 10 comprises a buffer layer 14, an n-type GaN layer 16, an InGaN light emitting layer 18, and a p-type GaN layer 32 formed on a sapphire substrate 12.例文帳に追加

半導体発光素子１０は、サファイア基板１２上に、バッファ層１４と、ｎ型ＧａＮ層１６と、ＩｎＧａＮ発光層１８と、ｐ型ＧａＮ層３２とが積層される。 - 特許庁

On the AlN buffer layer 2, an undoped GaN layer 3, an n-type GaN layer 4, an active layer 5 and a p-type GaN layer 6 are sequentially laminated and a separation groove A for separating between the elements is formed.例文帳に追加

ＡｌＮバッファ層２上には、アンドープＧａＮ層３、ｎ型ＧａＮ層４、活性層５、ｐ型ＧａＮ層６が順に積層され、素子間を分離する分離溝Ａが形成される。 - 特許庁

When the doping quantity of an n-type buffer layer 4 is set to be Ce and the doping quantity of a p^+-type emitter layer 5 to be Cb, the ratio Ce/Cb of impurity doping quantity is set to be 2.5 to 8.2.例文帳に追加

ｎ型バッファ層４のドーピング量Ｃｅとｐ＋型エミッタ層５のドーピング量Ｃｂとしたとき、不純物ドーピング量の比Ｃｅ／Ｃｂを２．５以上、且つ８．２以下とする。 - 特許庁

A CMOS buffer circuit is configured with a 1st conductivity type 1st CMOS transistor(TR) 1 and a 2nd conductivity type 2nd CMOS TR 2 connected in series between a power supply and ground.例文帳に追加

電源とグランド間に直列に接続された第１導電型の第１のＭＯＳトランジスタおよび第２導電型の第２のＭＯＳトランジスタによりＣＭＯＳバッファ回路が構成される。 - 特許庁

The InP semiconductor region 13 can comprise an InP support base of first conductive type and an InP buffer layer of first conductive type provided on the InP support base.例文帳に追加

また、ＩｎＰ半導体領域１３は、第１導電型のＩｎＰ支持基体と、ＩｎＰ支持基体上に設けられた第１導電型のＩｎＰバッファ層と含むことができる。 - 特許庁

A first constant current circuit 22 for the NPN type and a second constant current circuit 24 for the PNP type are provided and connected to the buffer circuit 14 selectively by a switching circuit 20.例文帳に追加

ＮＰＮ型用の第１の定電流回路２２、ＰＮＰ型用の第１の定電流回路２４を設け、切替回路２０によって選択的にバッファ回路１４と接続させる。 - 特許庁

The first and second transfer electrodes 12 and 14 are buried between the n-type region 28 and the buffer layer 18 and an insulating film 30 is interposed between the electrodes 12, 14 and the n-type region 28.例文帳に追加

第１および第２の転送電極１２、１４は、ｎ型領域２８とバッファー層１８との間に埋め込まれ、ｎ型領域２８との間には絶縁膜３０が介在している。 - 特許庁

Then an n-type gallium nitride semiconductor layer 13, a gallium - indium nitride active layer 14, and a p-type gallium nitride semiconductor layer 15 are successively formed on the buffer layer 12.例文帳に追加

バッファ層１２の上に窒化ガリウムから成るｎ形半導体層１３、窒化ガリウムインジウムからなる活性層１４、窒化ガリウムから成るｐ形半導体層１５を順次に形成する。 - 特許庁

Then an n-type gallium nitride semiconductor layer 12, a gallium - indium nitride active layer 14, and a p-type gallium nitride semiconductor layer 15 are successively formed on the buffer layer 12.例文帳に追加

バッファ層１２の上に窒化ガリウムから成るｎ形半導体層１３、窒化ガリウム インジウムからなる活性層１４、窒化ガリウムから成るｐ形半導体層１５を順次に形成する。 - 特許庁

Then an n-type gallium nitride semiconductor region 13, a gallium - indium nitride active layer 14, and a p-type gallium nitride semiconductor region 15 are successively formed on the buffer layer 12.例文帳に追加

バッファ層１２の上に窒化ガリウムから成るｎ形半導体領域１３、窒化ガリウムインジウムからなる活性層１４、窒化ガリウムから成るｐ形半導体領域１５を順次に形成する。 - 特許庁

An n type semiconductor region 14 made of gallium an active layer 15 made of gallium, a p type semiconductor region 16 made of gallium nitride are successively formed on the buffer layer 13.例文帳に追加

バッファ層１３の上に窒化ガリウムから成るｎ形半導体領域１４、窒化ガリウムインジウムからなる活性層１５、窒化ガリウムから成るｐ形半導体領域１６を順次に形成する。 - 特許庁

Then, if a VLIW type instruction comprising n-normal instruction is accumulated in the buffer 105, the VLIW type instruction is issued to a computing element 108 and is executed.例文帳に追加

そして、ｎ個の通常命令からなるＶＬＩＷ型命令が同バッファ１０５に蓄積されると、演算器１０８に対して本ＶＬＩＷ型命令が発行されて実行される。 - 特許庁

On the AlN buffer layer 2, an undoped GaN layer 3, an n-type GaN layer 4, an active layer 5, and a p-type GaN layer 6 are laminated in order, and an isolation groove A isolating elements is formed.例文帳に追加

ＡｌＮバッファ層２上には、アンドープＧａＮ層３、ｎ型ＧａＮ層４、活性層５、ｐ型ＧａＮ層６が順に積層され、素子間を分離する分離溝Ａが形成される。 - 特許庁

A first mesa is formed by removing from the p-type InP window layer 5 to the n-type InP buffer layer 2 by a low selectively etchable Br-based etchant in an inclined forward mesa form.例文帳に追加

そして、ｐ型ＩｎＰ窓層５からｎ型ＩｎＰバッファ層２まで、選択エッチング性の低いＢｒ系エッチャントによって傾斜型順メサ形状に除去して第一のメサを形成した。 - 特許庁

The laminating temperature of the buffer layer, the p-type group III nitride semiconductor crystal layer of cubic system and the n-type group III nitride semiconductor crystal layer of hexagonal system is optimized.例文帳に追加

上記緩衝層、立方晶のｐ形ＩＩＩ族窒化物半導体結晶層、六方晶のｎ形ＩＩＩ族窒化物半導体結晶層の積層温度を最適化する。 - 特許庁

A second buffer analyzer 6 receives attribute information (b) on a video signal B and final buffer-state information after the switch terminating processing from a stream buffer (B) 2 to determine an encoding picture type after correction and a generated encoding amount after correction for switch start processing.例文帳に追加

また、第２バッファ分析器６は、ストリームバッファ（Ｂ）２から映像信号Ｂの属性情報ｂと切替終端処置後の最終バッファ状態情報を受け取り、切替開始処置のための修正後の符号化ピクチャタイプおよび修正後の発生符号量を決定する。 - 特許庁

This field-effect transistor has a semi-insulating GaAs substrate 1, impurities layer 120, undoped GaAs buffer layer 2, undoped AlGaAs buffer layer 3, undoped GaAs buffer layer 4, n-type GaAs channel layer 5, gate electrode 15, source electrode 19, and drain electrode 18.例文帳に追加

電界効果トランジスタは、半絶縁性ＧａＡｓ基板１と、不純物層１２０と、アンドープＧａＡｓバッファ層２と、アンドープＡｌＧａＡｓバッファ層３と、アンドープＧａＡｓバッファ層４と、ｎ型ＧａＡｓチャネル層５と、ゲート電極１５と、ソース電極１９と、ドレイン電極１８とを備えている。 - 特許庁

As a result, a growth temperature in the formation of the buffer layer 11 can be increased, and natural cooling time from the heat treatment of the substrate 10 to the formation of the buffer layer 11, and heat-up time for forming the n-type GaN layer 12 after forming the buffer layer 11 are shortened.例文帳に追加

これにより、バッファ層１１形成時の成長温度を上げることができ、基板１０の加熱処理からバッファ層１１形成時の自然冷却時間及びバッファ層１１形成後にｎ型ＧａＮ層１２を形成するための昇温時間を短縮化できる。 - 特許庁

To improve the utilization efficiency of network resources relating to a frame transfer device of the so-called "common buffer type" for tentatively storing a transmitted frame into a FIFO memory, corresponding to the frame of a common buffer constituted of the plurality of FIFO memories, reading the frame from the common buffer and transmitting it.例文帳に追加

本発明は、送信されてきたフレームを、複数のＦＩＦＯメモリからなる共通バッファの、そのフレームに応じたＦＩＦＯメモリに一旦格納し、その共通バッファからフレームを読み出して伝送する、いわゆる共通バッファ型のフレーム転送装置に関し、ネットワーク資源の利用効率を高める。 - 特許庁

A compression information analysis device 3 analyzes a configuration of a picture type of a GOP of the image compression information received by an FF buffer 2.例文帳に追加

圧縮情報解析装置３は、ＦＦバッファ２に入力された画像圧縮情報のＧＯＰのピクチャタイプの構成を解析する。 - 特許庁

TRANSFER FACILITY CONSISTING OF PALLET-TYPE SINGLE-WAFER TRANSFER CONVEYOR HOLDING END FACE OF SEMICONDUCTOR WAFER, TRANSFER ROBOT, ID READER, AND BUFFER STATION例文帳に追加

半導体ウエハーの端面を保持するパレット式枚葉搬送コンベヤと移載ロボット、ＩＤ読み取り装置、バッファーステーションからなる搬送設備 - 特許庁

On the other hand, when the current does not flow, the transistor determining means determines that the buffer circuit 14 comprises the PNP type transistor and determines to connect the circuit 24.例文帳に追加

一方、電流が流れない場合、ＰＮＰ型トランジスタであると判断し、第２の定電流回路２４の接続を決定する。 - 特許庁

The enzyme has a characteristic acting on a mucin type sugar protein sugar chain containing the oligosaccharide chain at 37°C in a buffer solution having a pH of 7.0-8.0.例文帳に追加

該酵素はpH7.0-8.0の緩衝溶液中、３７℃で上記オリゴ糖鎖を含むムチン型糖タンパク質糖鎖に作用する特徴を持つ。 - 特許庁

The n-type semiconductor region 12 is constituted of an n^- semiconductor region 12a, an n buffer region 12b, and an n^+ semiconductor region 12c.例文帳に追加

ｎ型半導体領域１２は、ｎ- 半導体領域１２ａ、ｎバッファ領域１２ｂ、ｎ^+ 半導体領域１２ｃから構成される。 - 特許庁

To obtain an input buffer type switch in which high throughput is achieved in simple hardware configuration and port utilization efficiency can be improved.例文帳に追加

簡易なハードウエア構成で、高スループットを実現し、ポートの利用効率を向上させることができる入力バッファ型スイッチを得ること。 - 特許庁

To provide means for removing a stain due to n-type impurities such as Si and S, which form in an interface between a substrate and a buffer layer.例文帳に追加

基板とバッファ層の界面に発生するＳｉやＳなどのｎ型不純物による汚染を除去する手段を提供すること。 - 特許庁

The semiconductor optical element comprises an n-type buffer layer 102, an undoped InAlAs carrier travel layer 103, an n-type InAlAs field relaxation layer 104, an undoped InAlAs multiplication layer 105, a p-type InAlAs field relaxation layer 106, a p-type concentration gradient InGaAs absorption layer 107, and a p-type InP cap layer 108 formed on an n-type InP substrate 101.例文帳に追加

ｎ型ＩｎＰ基板１０１上に、ｎ型バッファ層１０２、アンドープＩｎＡｌＡｓキャリア走行層１０３、ｎ型ＩｎＡｌＡｓ電界緩和層１０４、アンドープＩｎＡｌＡｓ増倍層１０５、ｐ型ＩｎＡｌＡｓ電界緩和層１０６、ｐ型濃度勾配ＩｎＧａＡｓ吸収層１０７、ｐ型ＩｎＰキャップ層１０８で構成されている。 - 特許庁

A p-type layer 12 and an n-type layer 11 that become a barrier layer are provided, the leakage of a hole in negative biasing accompanying a p-type layer buffer required for increasing a breakdown voltage is suppressed, and a hole in positive biasing can be efficiently discharged.例文帳に追加

バリア層となるｐ型層１２及びｎ型層１１を設け、高耐圧化へ必要なｐ型層バッファに付随する負バイアス時のホールのリークを抑制し、また正バイアス時のホールの排出を効率的に行うことができる。 - 特許庁