「cache-hit」に関連した英語例文の一覧と使い方(5ページ目) - Weblio英語例文検索

To provide the HIT/MISS-by-WAY counter which measures the use and operation efficiency of a cache memory composed of more than one WAY and its counting method.例文帳に追加

複数のＷＡＹから構成されるキャッシュメモリにおいて、その使用および動作効率を測定するＷＡＹ別ＨＩＴ/ＭＩＳＳカウンタおよびそのカウント方法を提供する。 - 特許庁

Thereby, data in a cache memory can be accessed randomly and freely, while access for the cross point type memory is performed only in miss-hit, the number of times of rewriting of data can be reduced.例文帳に追加

これによりキャッシュメモリ内のデータは自由にランダムアクセスが可能になるとともに、クロスポイント型メモリへのアクセスはミスヒット時のみとなり、データ書き換え回数も大幅に低減できる。 - 特許庁

To obtain a picture processor in which highly efficient cache hit can be expected at the time of operating any picture processing for successively reading different table data, and the picture processing can be further quickly executed.例文帳に追加

異なるテーブルデータが続けて読み出されるような画像処理においても効率の良いキャッシュヒットが期待でき、画像処理の一層の高速化が図れる画像処理装置を提供する。 - 特許庁

To increase hit rate and enhance the performance of a disk by controlling the way of look-ahead according to how data are accumulated in a cache when rotational delay time is allocated to look-ahead.例文帳に追加

回転待ち時間を先読みに充てるに際しキャッシュ内データの蓄積状況に応じて先読みの仕方を制御することで、ヒット率を向上させ、ディスクの性能を向上させる。 - 特許庁

The value of the count value storage part 152 is initialized when the data are stored in the corresponding entry, and the entry is cache-hit, and updated in a fixed cycle by the counter part 153.例文帳に追加

カウント値保持部１５２の値は、対応するエントリにデータが格納される場合と当該エントリがキャッシュ・ヒットした場合に初期化し、カウンタ部１５３で一定のサイクルで更新する。 - 特許庁

In a disk drive 1 having a cache controller 11 that performs cache control using a buffer memory 20 divided into segments and managed, sequential hit test is executed on each segment in accordance with the requested access range designated by a read or write command coming from a host system 30, and the hit upper-limit LBA set for each segment is updated when a mishit occurs.例文帳に追加

セグメントに分割して管理するバッファメモリ２０を使用したキャッシュ制御を実行するキャッシュコントローラ１１を有するディスクドライブ１において、ホストシステム３０からのリード又はライトのコマンドによる要求アクセス範囲に応じて、セグメント毎にシーケンシャルヒット判定を実行し、ミスヒットの場合にセグメント毎に設定されたヒット上限ＬＢＡを更新する構成である。 - 特許庁

Also, the request bit rate value of the transfer data is read to be compared with network throughput between the server and a network cache device 10, and when the network throughput is larger, a cache hit rate is prevented from falling without discarding cached data by not caching the transfer data.例文帳に追加

また、転送データの要求ビットレート値を読み出し、サーバとネットワークキャッシュ装置１０間のネットワークスループットと比較して、ネットワークスループットが大きい場合には、転送データのキャッシュをおこなわないことで、既キャッシュされたデータを破棄せずキャッシュヒット率の低下を防止できる。 - 特許庁

When a hit determination part 44 determines that any data stored in the distributed address do not exist in a corresponding cache memory 50, a request issuing part 46 issues the transfer request of data from the main memory 30 to the cache memory 50 to a request arbitrating part 48.例文帳に追加

ヒット判定部４４によって、振り分けられたアドレスに格納されたデータが対応するキャッシュメモリ５０に存在しないと判定されたら、リクエスト発行部４６はメインメモリ３０からキャッシュメモリ５０へのデータの転送要求をリクエスト調停部４８に対し発行する。 - 特許庁

To provide a hit/miss determination method and device for a cache controller that can reduce a table size by using a cache management table as a basis and by dividing and dynamically managing the table.例文帳に追加

本発明はキャッシュ制御装置のヒット／ミス判定方法及び装置に関し、キャッシュ管理テーブルを基本とし、テーブルを分割・動的に管理することで、テーブルサイズを小さくすることができるキャッシュ制御装置のヒット／ミス判定方法及び装置を提供することを目的としている。 - 特許庁

When a cache mis-hit of a cache part 13 occurs, reading of the musical sound waveform data is interrupted by a bus controller 11 and reading of a program by a control part 12 is prioritized, and a data omission of the musical sound waveform data occurring when the interruption is covered by an interpolation processing by an interpolation part 15.例文帳に追加

キャッシュ部１３のキャッシュミスヒットの時には、バスコントローラ１１により、楽音波形データの読み出しを中断させて、制御部１２によるプログラムの読み出しを優先させ、その中断の際に生じる楽音波形データの欠損は、補間部１５による補間処理で補うことになる。 - 特許庁

When a prefetch part prefetching an instruction code constituting the task before starting task execution based on the task management table is installed, cache mis-hit can be reduced since an instruction code of a new task is fetched in a cache memory when the new task is executed.例文帳に追加

そして、タスク管理テーブルに基づいて、タスクの実行開始までにタスクを構成する命令コードをプリフェッチするプリフェッチ部を備えることで、新たなタスクが実行状態になったときに、そのタスクの命令コードがキャッシュメモリ上に取り込まれていることになるため、キャッシュミスヒットを減らすことができる。 - 特許庁

When data related to an IO command received from a host device 10 is in an external LDEV 42, if the cache area produces no cache hit, an IO command is issued to the external storage subsystem 40 and then an IO processing result is sent to the host device 10.例文帳に追加

ホスト装置１０から受けたＩＯコマンドに従うデータが外部ＬＤＥＶ４２にある場合、そのキャッシュ領域でキャッシュヒットしなかった場合に、その外部ストレージサブシステム４０にＩＯコマンドが発酵された後で、ホスト装置１０に対してＩＯ処理結果が送信される。 - 特許庁

In the case of no hit, there is no cache of the object image data this time in a client terminal 105, so that the object data are acquired from the server device 101 through a network (S413), and the acquired image data are stored in a printing cache data region 110 in the client terminal 105.例文帳に追加

ヒットしない場合は、クライアント端末１０５内に今回の対象画像データのキャッシュがないので、ネットワーク１０４を介してサーバ装置１０１より対象データを取得し（Ｓ４１３）、取得した画像データをクライアント端末１０５内の印刷キャッシュデータ領域１１０に格納する。 - 特許庁

In the cache memory system, each of a plurality of processors is can execute a no-data transfer store command, and each of a plurality of first storage hierarchical units outputs a transfer-control signal in response to occurrence of a cache miss hit when executing the no-data transfer store command by the corresponding processor.例文帳に追加

複数のプロセッサの各々は、データ転送なしストア命令を実行可能であり、複数の第１記憶階層部の各々は、自身に対応するプロセッサによるデータ転送なしストア命令の実行時にキャッシュミスヒットの発生に応答して転送制御信号を出力する。 - 特許庁

Since peripheral pixels of image data tend to have gradation values close to each other, a cache hit rate and a hit rate of branch prediction are improved by processing of N lines of the adjacent rasters in parallel to effectively enhance the conversion speed of image data.例文帳に追加

画像データには、周辺の画素は互いに近似した階調値を有する傾向があるので、隣接するＮ本のラスタを並行して処理すれば、キャッシュのヒット率や分岐予測の的中率が向上し、画像データの変換速度を効果的に向上させることができる。 - 特許庁

To provide a communication processing system and data processing method which, on data receiver side where errors are corrected in block units, realizes fast error correction processing while maintaining a high cache hit rate.例文帳に追加

ブロック単位で誤り訂正が行われるデータの受信側において、キャッシュの高いヒット率を維持して、高速な誤り訂正処理を実現する、通信処理システム及びデータ処理方法を提供する。 - 特許庁

A memory control part 14 outputs a CTR signal to a bus controller 10, when a cache is miss-hit, and the control part 12 tries to access an external bus 200, via the memory control part 14.例文帳に追加

キャッシュがミスヒットした場合、メモリ管理部１４は、バスコントローラ１０に対しＣＴＲ信号を出力し、制御部１２は、該メモリ管理部１４を介して、エクスターナルバス２００をアクセスしようとする。 - 特許庁

The polygon bytes of texel information are organized in an exemplary 8×8 matrix row and column format in the graphics subsystem for improved cache-hit efficiency and translated to and from the linear addressing scheme of a host storage device when the host storage is accessed to refill the graphics cache.例文帳に追加

テクセル情報のポリゴンバイトは、キャッシュヒット効率の向上のために、グラフィックスサブシステム内に、例示的な８×８マトリクスの行及び列のフォーマットで整理され、ホストストレージがグラフィックスキャッシュを再び満たすためにアクセスされた場合に、ホストストレージ装置のリニアアドレススキームヘ変換、又はリニアアドレススキームから変換される。 - 特許庁

To eliminate possibility that the cash hit ratio of a task is lowered owing to processing of another task in a computer system having a microprocessor which performs parallel processing of a plurality of tasks, a cache memory and a main memory.例文帳に追加

複数のタスクを並行処理するマイクロプロセッサ、キャッシュメモリ及びメインメモリを備えたコンピュータシステムにおいて、あるタスクの処理によって、別のタスクのキャッシュヒット率が低下する可能性をなくすことを目的とする。 - 特許庁

CPU resource assignment for each workload is managed for each processor group and regarding a workload whose cache hit rate matters, the CPU resource assignment is biased to a specific processor group, thereby achieving improved throughput.例文帳に追加

各ワークロードへのＣＰＵ資源割り当てをプロセッサグループ毎に管理し、キャッシュヒット率が問題となるようなワークロードについては、ＣＰＵ資源割り当てを特定のプロセッサグループに偏らせることでスループット向上を実現する。 - 特許庁

It is possible to previously discriminate whether the address of an interrupt handier is subject to a cache hit or an error before the CPU 20 accesses the interrupt handler by setting the address of the interrupt handler in the part 5.例文帳に追加

アドレス保持部に割り込みハンドラのアドレスを設定しておくことにより、ＣＰＵが割り込みハンドラへのアクセスを行なうよりも前に割り込みハンドラのアドレスがキャッシュヒットするかミスするかを先行して判断可能とする。 - 特許庁

Consequently, when an application program is executed to access a memory, address comparison is performed in an address tag area 10 which manages only its area, and a cache block area 11 for user management area is accessed in the case of hit.例文帳に追加

したがって、アプリケーションプログラムを実行させ、メモリアクセスする時には、その領域のみを管理するアドレスタグ領域１０でアドレスが比較されヒットしていればユーザー管理領域用キャッシュブロック領域１１へアクセスする。 - 特許庁

In the case of a hit, the image data are acquired from the printing cache data region 110 without carrying out the steps S412-S414, and transferred to a printer driver 112 together with printing setup information (S416).例文帳に追加

一方、ヒットした場合は、ステップＳ４１２〜Ｓ４１４の処理を行うことなく画像データを印刷キャッシュデータ領域１１０から取得し、印刷設定情報と共に、プリンタドライバ１１２に転送する（Ｓ４１６）。 - 特許庁

To ensure real-time processing of a printer engine regardless of reduction of a hit rate in color space conversion processing in an image processing apparatus which outputs data on which color space conversion processing has been performed, to the printer engine using a cache mechanism.例文帳に追加

キャッシュ機構を用いて色空間変換処理されたデータをプリンタエンジンに出力する画像処理装置において、色空間変換処理でのヒット率の低下に関わらす、プリンタエンジンのリアルタイム処理が確保できるようにする。 - 特許庁

When the spin wait request is received from the CPU 21, the cache memory 25 temporarily stops outputting an acknowledge response to a read request from the CPU until a predetermined condition (snoop write hit, interrupt request, or lapse of predetermined time) is satisfied.例文帳に追加

また、キャッシュメモリ２５は、ＣＰＵ２１からスピン待ち要求を受けると、所定の条件（スヌープ・ライト・ヒット、割り込み要求、一定時間の経過）を満たすまでＣＰＵからのリード・リクエストに対するアクノリッジ応答の出力を一時停止する。 - 特許庁

To improve a cache hit rate and to attain improvement in system performance by improving use efficiency even concerning the IQ devices of different transfer abilities or processors using the instructions of different instruction lengths.例文帳に追加

転送能力の異なるＩＯデバイスや命令長の異なる命令を用いるプロセッサに対しても使用効率をよくし、キャッシュヒット率を向上させてシステム性能の向上を図ることが可能なキャッシュメモリ装置を提供する。 - 特許庁

Since in the execution of a load command, the input of the succeeding command is executed using the data read out from the data memory 6 without waiting the hit detection results of the D-Cache D and the data memory 6, the latency of the loading command can be shortened, resulting in the improvement of the processor.例文帳に追加

ロード命令実行時にはD-Cache４やデータメモリ６のヒット検出結果を待たずに、データメモリ６から読み出したデータを用いて後続の命令を投機実行するため、ロード命令のレイテンシーを短縮でき、プロセッサの性能向上が図れる。 - 特許庁

To provide an image processing system with which transposition of data is managed during overflow and transposition unit is set adaptively, based on the utilization conditions of code data, in order to enhance the hit rate of code data of cache data in partial code data access.例文帳に追加

部分符号データアクセスにおけるキャッシュデータの符号データのヒット率を高くするために、オーバーフロー時のデータ入れ替えの管理を、符号データの使用状況に基づいて入れ替え単位を適応的に設定する画像処理システムを提供する。 - 特許庁

To improve a cache hit rate and also to performs a program at high speed by replacing in-loop arrayal descriptions with a loop with a fewer arrayal descriptions, and increasing the locality of arrayal access in the loop in a program language processing system.例文帳に追加

プログラム言語処理系において、ループ内部の配列記述を、より少ない配列記述のループに置き換えて、ループ中における配列アクセスの局所性を増大させることより、キャッシュヒット率を向上させ、プログラムの高速実行を可能とする。 - 特許庁

A bus mediation part 9 mediates a bus request and an access request from respective controllers 7, 8 and 10 and converts a logical address for access to the frame memory 4 provided from the respective controllers to a real address for improving the cache hit rate.例文帳に追加

バス調停部９は、各コントローラ７、８、１０からバス要求、アクセス要求を調停するとともに、各コントローラから提供されるフレーメモリ４へのアクセスのための論理アドレスをキャッシュヒット率が向上するような実アドレスに変換する。 - 特許庁

A bus arbitration management means 211 changes the priority present in a priority storage means 212 on the basis of information outputted by the cache hit rate measurement means 205, 209, and a bus arbitration part 213 performs the bus arbitration according to the priority.例文帳に追加

そしてキャッシュヒット率測定手段205,209によって出力される情報に基づいてバス調停管理手段211は優先順位格納手段212にある優先順位を変更し、その優先順位に従ってバス調停部213がバス調停を行う。 - 特許庁

When the OS executes its own program by a system call from the application program to access the memory, address comparison is performed only in an address tag area 12 for OS management, and a cache block area 13 for OS management is accessed in the case of hit.例文帳に追加

アプリケーションプログラムからのシステムコールによってＯＳが自身のプログラムを実行し、メモリアクセスする時にも同様にＯＳ管理用アドレスタグ領域１２でのみアドレス比較され、ヒットしていればＯＳ管理用キャッシュブロック領域１３へアクセスする。 - 特許庁

To provide a method for eliminating the stall of a pipe line by controlling a thread in a step earlier than a conventional manner by operating operand cache mistake/hit prediction prior to the decision of the read destination memory address of the read instruction of a pipe line in a multi-thread processor.例文帳に追加

マルチスレッドプロセッサにおけるパイプラインのリード命令の読み込み先メモリアドレスの決定前にオペランドキャッシュミス／ヒット予想を行う事で従来よりも早い段階でスレッドの制御を行い、パイプラインのストールを解消する為の方法を提供する。 - 特許庁

Each node on a network is provided with a cache part 17 for caching information expressing the existing place of a resource included in another node and a control part 13 for retrieving the cache part 17 when a lookup command is received, and when the retrieval hits, making the lookup command disappear, and immediately returning a hit replay corresponding to the lookup command.例文帳に追加

ネットワーク上の各ノードは、他のノードが備えるリソースの在り処を表す情報をキャッシュ記憶するキャッシュ記憶部１７と、ｌｏｏｋｕｐコマンドを受信したときにキャッシュ記憶部１７を検索し、この検索にヒットした場合にはｌｏｏｋｕｐコマンドを消滅させ、それに対応するｈｉｔリプライを直ちに返すように制御する制御部１３とを備える。 - 特許庁

To provide a computer system with which a cache memory with high hit rate and also with less overhead of access even with small capacity is given to a storage medium using a flash memory as a main medium, writing to the flash memory is quickened and writing frequencies are reduced.例文帳に追加

フラッシュメモリを主媒体とする記憶装置に小容量でもヒット率が高く、アクセスのオーバーヘッドも少ないキャッシュメモリを付与することが可能になり、フラッシュメモリへの書き込みを高速化し、書き換え回数も低減させることが可能なコンピュータシステムを提供する。 - 特許庁

A fact that a read request to be issued when the erroneous hit cache is caused by a processor 4 is received is notified to a read pending flag 3 and a read frequency counter 1 by a request receiving part 10, thus, count of the read frequency counter 1 is proceeded by 1 and the read pending flag 3 is set as '1'.例文帳に追加

リクエスト受信部１０はプロセッサ４がキャッシュミスしたときに発行するリードリクエストを受信したことをリードペンディングフラグ３及びリード回数カウンタ１に通知し、これによりリード回数カウンタ１は計数が１進み、リードペンディングフラグ３は”１”にセットされる。 - 特許庁

A driver layer execution section 6 predicts a next reading request address from a reading request address for the data reading request of non-continuous addresses, and reads necessary data into a buffer memory 8 in advance, thereby improving the cache hit rate at the next reading request.例文帳に追加

ドライバ層実行部６はアドレスが非連続なデータ読み出し要求に対しても、読み出し要求アドレスから次回の読み出し要求アドレスを予測し、事前にバッファメモリ８上に読み出すことにより、次回の読み出し要求発生時のキャッシュヒット率を向上させる。 - 特許庁

Which area data are more referred to in accordance with a time zone can be grasped by introducing the concepts of time and a position in the case of executing caching by a caching server device 15, and when corresponding data are cached, a cache hit rate can be improved, the response speed can be more improved and the network traffic can be reduced, so that the efficient application of cache data can be promoted.例文帳に追加

キャッシュサーバ装置１５において、キャッシングを行う場合に時間、位置の概念を導入することにより、時間帯に応じてどの地域のデータが多く参照されたかを把握することができ、対応するデータについてキャッシングを行うことによりキャッシュヒット率を向上し、さらなる応答速度の向上およびネットワークトラフィックの低減を図ることが可能となり、キャッシュデータの効率的な利用を推進することができる。 - 特許庁

Data subjected to gray level correction are used as data to be stored in a color conversion cache using a hash table of a high hit rate, so that most of gray level correction which has been always performed per pixel (processing of referring to a one-dimensional table using a value as an index) is omitted to increase a processing speed.例文帳に追加

ヒット率の高いハッシュテーブルを用いた色変換キャッシュの中に格納するデータを階調補正を行ったデータとすることにより、画素毎に必ず行っていた階調補正（値をインデックスとして１次元テーブルを引く処理）の大部分を行わないようにして処理の高速化を図る。 - 特許庁

Meanwhile, when the hit is not made in the buffer 1, whether or not the corresponding data are stored in a cache memory 20, and when the corresponding data are stored, the data are read as load data and the load data read from the memory 20 are also stored in the buffer 1.例文帳に追加

一方、ストアバッファでヒットしなかった場合には、キャッシュメモリ２０に該当するデータが格納されているか否かが判定され、該当するデータが格納されていた場合にはそのデータがロードデータとして読み出されるのと共に、このキャッシュメモリ２０から読み出されたロードデータをストアバッファ１に格納する。 - 特許庁

When the high-priority processing with normal timing (0.5 ms in a) is carried out, a hit rate is increased since the high-priority processing program is already stored in the instruction cache memory, and consequently, an execution time of the high-priority processing is reduced.例文帳に追加

その後、正規のタイミング（（ａ）における０．５ｍｓｅｃ）で高優先度処理が実行される場合には、インストラクションキャッシュメモリ（（ｂ）参照）には既に高優先度処理のプログラムが配置されているため、ヒット率は高くなり（（ｃ）参照）、高優先度処理の実行時間は短縮される。 - 特許庁

In the acquisition (711, 721) of reference pixels, interpolation processing (712, 722), and the storage of interpolation results (713, 723), the first processing and the second processing are independently executable, the locality of a memory is improved and a hit rate of a cache memory is increased by performing interpolation processing whose reference picture number is the same at a time.例文帳に追加

参照画素の取得（７１１、７２１）、補間処理（７１２、７２２）、補間結果の保存（７１３、７２３）は、第１処理と第２処理は独立して実行が可能なため、参照ピクチャ番号が同じ補間処理をまとめて処理することにより、メモリの局所性を高め、キャッシュメモリのヒット率を向上させる。 - 特許庁

To improve the processing speed of a multi-processor system in which a cache memory is shared by a plurality of processors by eliminating any miss hit (inter-processor competition mistake) to be generated due to the replacement of the copy of a block to be accessed by a certain processor with the copy of a block to be accessed by the other processor.例文帳に追加

複数のプロセッサがキャッシュメモリを共有するマルチプロセッサシステムにおいて、或るプロセッサがアクセス対象にしているブロックの写しが、他のプロセッサがアクセス対象にしているブロックの写しで置き換えられることに起因して発生するミスヒット（プロセッサ間の競合ミス）をなくすことにより、マルチプロセッサシステムの処理速度を向上させる。 - 特許庁

Storage means 2-1 to 2-n preserve instruction fetch information composed of an issue interval between instruction fetch timing, which is sampled by trace driven simulators 1-1 to 1-n corresponding to respective element processors, on the assumption of complete hit of an instruction cache and issue timing of a preceding instruction, which occupies an instruction buffer entry to store a fetched instruction, and a fetch address.例文帳に追加

各単体プロセッサに対応するトレースドリブンシミュレータ１−１〜１−ｎで採取した、命令キャッシュが完全にヒットすると仮定したときの命令フェッチタイミングと、フェッチした命令が格納されるべき命令バッファエントリを占有していた先行命令の発行タイミングとの発行間隔、及びフェッチアドレスからなる命令フェッチ情報を記憶手段２−１〜２−ｎに保存する。 - 特許庁