「clock frequency」に関連した英語例文の一覧と使い方(58ページ目) - Weblio英語例文検索

The clock modulator 16, on the basis of the inputted correction, modulates the cycle of the image basic clock so that no image forming width is deviated from a prescribed width in the main scanning direction on account of a change or variance of the resonance frequency.例文帳に追加

クロック変調装置１６は、入力された補正値に基づいて、共振周波数の変動やバラツキにより、主走査方向に関する画像形成幅が所定の幅からずれないように、画像基本クロックの周期を変調する。 - 特許庁

The CPU 94 includes: a frequency control means 97 for controlling a clock frequency to be inputted to the DC motor 91; and a paper-feeding start deciding means 98 for deciding the start of a paper feeding operation based on a ready signal outputted from the DC motor 91 when the clock frequency of the DC motor 91 and the rotation of the DC motor 91 are stabilized.例文帳に追加

そして、ＣＰＵ９４は、ＤＣモータ９１に入力するクロック周波数を制御する周波数制御手段９７と、ＤＣモータ９１のクロック周波数とＤＣモータ９１の回転が安定した時点でこのＤＣモータ９１から出力されるレディ信号とに基づき給紙動作の開始を判定する給紙開始判定手段９８と、を備える。 - 特許庁

A CDR circuit includes: a frequency control circuit; a first VCO 2 which generates a reproduction clock whose oscillation frequency is controlled according to control voltage and whose oscillation phase is controlled by input data; an FF 1 which performs data identification of the input data by the reproduction clock; and a second VCO 3 whose oscillation frequency is controlled according to control voltage.例文帳に追加

ＣＤＲ回路は、周波数制御回路と、制御電圧に応じて発振周波数が制御されかつ入力データにより発振位相が制御される再生クロックを生成する第１のＶＣＯ２と、再生クロックによって入力データのデータ識別を行うＦＦ１と、制御電圧に応じて発振周波数が制御される第２のＶＣＯ３とを備える。 - 特許庁

In the microcomputer loaded with the remote control reception function, frequency conversion circuits corresponding to the respective operation modes are installed, and by automatically selecting conversion clocks outputted from the respective conversion circuits corresponding to the respective operation modes, the conversion clock of the same frequency is supplied at all times to the frequency divider circuit for generating the clock for sampling the remote control signals inputted to a microcomputer chip.例文帳に追加

リモコン受信機能を搭載したマイコンにおいて、各動作モードに応じた周波数変換回路を設置し、各動作モードに応じて各々の変換回路から出力される変換クロックを自動的に選択することによって、マイコンチップに入力されるリモコン信号をサンプリングする為のクロックを発生する分周回路に常に同じ周波数の変換クロックを供給させる。 - 特許庁

The video signal processor 1 decides whether to set a sampling frequency after resampling at a first frequency f_CKL obtained by multiplying a horizontal synchronizing frequency of the composite video signal or at a second frequency f_CKV obtained by multiplying a frequency of the auxiliary digital data signal when resampling a component video signal sampled by a burst lock clock signal.例文帳に追加

映像信号処理装置１は、バーストロッククロック信号によりサンプリングされたコンポーネント映像信号をリサンプリングする際に、リサンプリング後のサンプリング周波数をコンポジットビデオ信号の水平同期周波数の逓倍に設定された第１の周波数ｆ_ＣＫＬとするか、又は、補助ディジタルデータ信号の周波数の逓倍に設定された第２の周波数ｆ_ＣＫＶとするかを選択可能とした。 - 特許庁

FPGA 92 determines whether or not each of the calculated frequency, cycle, and duty ratio of the clock signals CLK1, CLK2 satisfies the frequency, cycle, and each expected value of duty ratio of the clock signals CLK1, CLK2 in the register section 923 (S33), and stores the determined result in a predetermined region of the register section 923 (S34).例文帳に追加

ＦＰＧＡ９２は、算出したクロック信号ＣＬＫ１，ＣＬＫ２の周波数、周期、Ｄｕｔｙ比のそれぞれがレジスタ部９２３のクロック信号ＣＬＫ１，ＣＬＫ２の周波数、周期、Ｄｕｔｙ比の各期待値を満たすか否か判定して（Ｓ３３）、判定結果をレジスタ部９２３の所定の領域へ記憶する（Ｓ３４）。 - 特許庁

A computer apparatus has a timer 5 capable of setting an arbitrary time, sets the timer 5 when an OS (operating system) starts up an interrupt handler 2, makes a CPU 1 change the clock frequency to be higher and quickly execute response processing from the start up of the handler 2, and makes the CPU 1 lower the clock frequency, when the timer 5 has expired.例文帳に追加

任意の時刻を設定できるタイマ５を設け、ＯＳ４が、割り込みハンドラ２の起動時に、タイマ５をセットし、かつＣＰＵ１に対してクロック周波数を高く変更し、割り込みハンドラ２起動以降の応答処理を早く実行させ、またタイマ５のエクスパイア時にＣＰＵ１に対してクロック周波数を低く変更する。 - 特許庁

An upper bit control section 340 employs, as a shift clock signal, a predetermined frequency-divided clock signal produced through the frequency-division operation of the lower bit control section 330, sequentially changes a shift output of each shift register in a shift register section 342 into H, and, using this shift output, sequentially selects an upper order current source cell 355 of the same weighted current.例文帳に追加

上位ビット制御部３４０は、下位ビット制御部３３０の分周動作で生成される所定分周クロックをシフトクロックとして使用してシフトレジスタ部３４２内の各シフトレジスタのシフト出力を順次Ｈにし、このシフト出力を使用して同一重付け電流の上位電流源セル３５５を順次選択する。 - 特許庁

Since the low speed phase signals are used to produce the high-speed phase control signal, even when a great frequency difference exists between the clock signal and the received data signal, the clock and data recovery circuit with a wide phase margin can be realized while the filter circuit operating frequency with a low speed is maintained.例文帳に追加

複数個の低速位相信号を用いて高速の位相制御信号を生成するので、クロック信号と受信データ信号との間に周波数差異が大きい場合にもフィルタ回路動作周波数を低速で保持しながら位相余裕が大きいクロック及びデータリカバリ回路を実現することができる。 - 特許庁

A frequency spread unit 33 modulates a system clock clks generated from an oscillator 32 with a low frequency signal to obtain clock signal clks and a timing generating circuit 21 applies circuit division processing or the like to the clocks clks to generate timing signals required for a CCD, an analog signal processing circuit and an analog/digital converter circuit or the like.例文帳に追加

発振器３２が発生するシステムクロックclkを周波数拡散器３３において低周波で変調してクロックclksとし、タイミング発生回路２１においてクロックclksを分周等することにより、ＣＣＤ、アナログ信号処理回路、Ａ／Ｄ変換回路などに必要なタイミング信号を生成している。 - 特許庁

An upper bit control section 340 uses a predetermined frequency-divided clock generated by the frequency dividing operation of the lower bit control section 330 as a shift clock, sets a shift output of each shift register in a shift register section 342 to H sequentially, and selects a high-order current source cell 355 of the same weighting current sequentially using the shift output.例文帳に追加

上位ビット制御部３４０は、下位ビット制御部３３０の分周動作で生成される所定分周クロックをシフトクロックとして使用してシフトレジスタ部３４２内の各シフトレジスタのシフト出力を順次Ｈにし、このシフト出力を使用して同一重付け電流の上位電流源セル３５５を順次選択する。 - 特許庁

To provide a clock data recovery circuit in which jitter characteristics in synchronization can be enhanced and a frequency of a clock generated by a voltage controlled oscillator can be set lower than a data transfer rate by suppressing to zero currents that flow to a phase comparator, a frequency comparator and a charge pump when a PLL for data extraction is synchronized.例文帳に追加

データ抽出用のＰＬＬが同期したときに位相比較器、周波数比較器及びチャージポンプに流れる電流をそれぞれゼロに抑え、同期時のジッタ特性を改善することができ、電圧制御発振器が生成するクロックの周波数をデータ転送レートよりも低く設定できるクロックデータリカバリ回路を得る。 - 特許庁

A CDR circuit 310 includes: a frequency divider 320 that includes delay elements 312-1 to 312-4 and extracts a clock when triggered by a data input with periodic signal transitions inserted; and latches 315-1 to 315-8 that latches the input data signal in synchronism with the clock extracted by the frequency divider.例文帳に追加

ＣＤＲ回路３１０は、遅延素子３１２−１〜３１２−４を含み、定期的に信号遷移の挿入されたデータ入力をトリガとしてクロックを抽出する分周器３２０と、分周器で抽出されたクロックに同期して入力データ信号をラッチするラッチ３１５−１〜３１５−８とを有する。 - 特許庁

The fixing unit temperature control device includes: a divider 31 that creates an internal clock so that a ratio between the frequency of a zero-cross signal and the frequency of the internal clock is always constant; and a power supply rate comparator 38 that outputs a signal for starting power source supply to a heater 21 when a fixed number is counted.例文帳に追加

ゼロクロス信号の周波数と内部クロックの周波数との比率が常に一定となるように内部クロックを作成する分周器３１と、作成された内部クロック数をカウントし、一定のカウント数をカウントするとヒータ２１への電源供給を開始させる信号を出力する通電率コンパレータ３８を具備する。 - 特許庁

To check a frequency deviation through the use of a frequency deviation circuit by using an oscillator in a detector for a reference clock source even when the detector receives no reference clock from the outside of the detector.例文帳に追加

装置外部から基準クロックが装置内へ入力されない場合でも、装置内に搭載されている発振器を基準クロック源にすることにより、周波数逸脱回路を用いて周波数逸脱判定を行うことを可能とした周波数逸脱検出装置、伝送装置及び周波数逸脱検出方法を提供する。 - 特許庁

To prevent trouble in seeing images shown based on composite signals which is caused by change of the images according to switching of a system clock frequency, when the A/D converted composite signals are directly outputted, while a signal type is specified by switching the system clock frequency in a digital chroma demodulation system.例文帳に追加

デジタルクロマ復調システムにおいて、Ａ／Ｄ変換したコンポジット信号を直接的に出力しながら、システムクロック周波数を切り換えて信号方式の判別を実行する場合において、このコンポジット信号により表示される画像が、システムクロック周波数を切り換えに応じて変化して見苦しくなるのを防止する。 - 特許庁

To the DDS circuit 1 is connected an index sensor 24 for supplying an index signal, and a CPU 2 for supplying a synchronous phase setting data N to adjust a phase difference of a frequency setting data ΔF for controlling to modulate a frequency of the pixel clock signal, the pixel clock signal and the index signal.例文帳に追加

ＤＤＳ回路１には、インデックス信号を供給するインデックスセンサ２４と、画素クロック信号の周波数を変調制御するための周波数設定データΔＦおよび画素クロック信号とインデックス信号との位相差を調整するための同期位相設定データＮを供給するＣＰＵ２とが接続されている。 - 特許庁

Further, it is determined by a CPU whether the dot clock frequency of a synchronous signal output from the direction control board 43 and dot clock frequency, to which the liquid crystal display device 36 corresponds, are adjusted and an error is displayed on a liquid crystal error display section 91 when it is determined that they are not adjusted.例文帳に追加

そして、演出制御基板４３から出力される同期信号のドットクロック周波数と、液晶表示装置３６が対応しているドットクロック周波数とが整合しているか否かがＣＰＵによって判断され、整合していないと判断された場合には、液晶エラー表示部９１にエラーが表示される。 - 特許庁

A pixel clock controlling circuit 23 makes the transition timing of pixel clocks variable based on the comparison result between phase data 21 that instruct the transition timing and high frequency clocks generated by a high frequency clock generating circuit 20 and beam spot position is corrected by inputting the signals, in which the phases of the pixel clocks are shifted, into a light source 24.例文帳に追加

遷移タイミングを指示する位相データ２１と、高周波クロック生成回路２０で生成された高周波クロックとの比較結果を基に、画素クロック制御回路２３は画素クロックの遷移タイミングを可変にし、画素クロックの位相をシフトさせた信号を光源２４に入力することにより、ビームスポット位置を補正する。 - 特許庁

The recording head substrate includes a plurality of recording element substrates, each of which includes a data supply circuit supplying recording data to a recording element based on a first clock signal having a first frequency and a circuit generating a signal driving the recording element based on a second clock signal having a second frequency.例文帳に追加

第１の周波数をもった第１のクロック信号に基づいて記録データを記録素子へ供給するデータ供給回路と、第２の周波数をもった第２のクロック信号に基づいて記録素子を駆動する信号を生成する回路とを備える記録素子基板を複数備える記録ヘッド基板。 - 特許庁

To provide a data transmission circuit being applied to the interface of an add-in board concerning a device in broadcast station, or the like, in which data can be transmitted surely both when the clock frequency of data to be transmitted is high, and when the clock frequency varies over a wide range.例文帳に追加

本発明は、データ伝送回路に関し、例えば放送局等の装置に係る拡張ボードのインターフェースに適用して、伝送に供するデータのクロック周波数が高い場合であっても、さらにはこのクロック周波数が広範囲に変化する場合であっても、確実にデータ伝送することができるようにする。 - 特許庁

To transmit a video signal which does not belong to the timing clock frequency range of regulated digital video signals to a video display apparatus provided with a special display area which does not belong to the timing clock frequency range of regulated digital video signals by using a transmission apparatus for transmitting regulated digital video signals.例文帳に追加

規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない異型タイプの表示エリアを備える映像表示装置に対して、規格化されたデジタル映像信号を伝送する伝送装置を用いて規格化されたデジタル映像信号のタイミングクロック周波数範囲に属さない映像信号を伝送する。 - 特許庁

The apparatus also includes a signal superposition means for frequency-modulating the clock signal based on the transmission signal to be transmitted to the another apparatus, wherein the transmission means performs signal transmission processing to the another apparatus based on the clock signal frequency-modulated with the signal superposition means.例文帳に追加

そして、上記他の装置に送信する送信信号に基づいて上記クロック信号を周波数変調する信号重畳手段を備えると共に、上記送信手段は、上記信号重畳手段にて周波数変調した上記クロック信号に基づいて上記他の装置に対する信号送信処理を行う。 - 特許庁

To read on image with high quality by driving an image sensor and a step motor synchronously with each other, even of a frequency of a clock which is a reference of managing a drive period of the image sensor and a frequency of a clock being a reference of managing a step period of the step motor differ from each other.例文帳に追加

イメージセンサの駆動周期Ｔｓを管理する基準となるクロックと、ステップモータのステップ周期を管理する基準となるクロックとの周波数が互いに異なっていたとしても、イメージセンサとステップモータとを同期して駆動することができ、これにより高品質な読み取りを行うことを可能とする。 - 特許庁

To provide a digital signal reproducing apparatus in which deviation between a reproduction clock frequency in an amplitude abnormal state and a frequency of a clock component included in an analog reproduced signal recovered from the amplitude abnormal state can be suppressed to the minimum, and a sync-pattern after amplitude abnormal state can be detected early.例文帳に追加

振幅異常状態中の再生クロック周波数と、振幅異常状態から復帰したアナログ再生信号に含まれるクロック成分の周波数との間のずれを最小限に抑えることが可能で、振幅異常状態後のシンクパターンを早期に検出することが可能なディジタル信号再生装置を提供する。 - 特許庁

The frequency dividing circuit 10 is constituted, using a T flip-flop formed by cascading two D latches 11 and 12, and inputs the differential clock signals, corrected by the high-pass filter and outputs four-phase signals which are a half in frequency and 90° out of phase with the corrected differential clock signals.例文帳に追加

分周回路１０は、２つのＤラッチ１１及び１２が従属接続されたＴフリップフロップを用いて構成されており、前記ハイパスフィルタによって補正された差動クロック信号を入力し、補正された差動クロック信号に対して周波数が１／２であって互いに９０度の位相差を持つ４相信号を出力する。 - 特許庁

This semiconductor disk controller controlling data exchange between the outside and a flash memory includes a flash interface interfacing with the flash memory, a host interface interfacing with the outside, a first clock generator supplying a first drive clock to the host interface, and a second clock generator supplying a second drive clock within a frequency division range different from that of the first drive clock to the flash interface.例文帳に追加

本発明は外部とフラッシュメモリとの間のデータ交換を制御する半導体ディスク制御装置に関するもので、前記フラッシュメモリとインターフェーシングするフラッシュインターフェース、外部とインターフェーシングするホストインターフェース、前記ホストインターフェースに第１駆動クロックを供給する第１クロック発生器、前記フラッシュインターフェースに前記第１駆動クロックとは異なる周波数分周範囲の第２駆動クロックを供給する第２クロック発生器を含む。 - 特許庁

To provide a DLL circuit in which phase comparison is performed between a value smoothing a first clock output through an LPF and a second clock signal delaying a first clock signal, and a value smoothing the output of a clock signal frequency-dividing an edge of an UP/DN signal, as an output result of a phase comparator, into 1/2 is adjusted through negative feedback control using an operational amplifier.例文帳に追加

第１のクロック出力をＬＰＦで平滑化した値と、第１のクロック信号を遅延した第２のクロック信号の位相比較を行い、位相比較器の出力結果であるＵＰ／ＤＮ信号のエッジを１／２に分周したクロック信号の出力をＬＰＦで平滑化した値を、オペアンプを用いた負帰還制御で調整するＤＬＬ回路を提供する。 - 特許庁

The body 120 outputs the control signal of an operation clock with a speed lower than that of the frequency of the reference clock of the image pickup device and its peripheral circuits to the image pickup device and its peripheral circuits, restores an image data transfer clock outputted from the image pickup device and its peripheral circuits, and inputs the restored image data transfer clock to a digital camera function IC 121.例文帳に追加

本体部１２０は、前記撮像素子及びその周辺回路の基準クロックの周波数よりも低速な動作クロックの制御信号を前記撮像素子及びその周辺回路に出力すると共に、前記撮像素子及びその周辺回路から出力される画像データ転送クロックを復元し、該復元された画像データ転送クロックをデジタルカメラ機能ＩＣ１２１に入力する。 - 特許庁

The electronic device system including the electric circuit parts of the same constitution operating with the clock signals of the same frequency delays the phases of the clock signals by delaying the source clock signal generated in an oscillator 9 by a delay circuit 10, and supplies the clock signals to the electronic circuit parts (TWINS-A6 and TWINS-B7) of the same constitution.例文帳に追加

同一周波数のクロック信号で動作する同一構成の複数の電子回路部を含有する電子装置システムにおいて、クロック信号を生成する発振器９で生成した原クロック信号を遅延回路１０で遅延させることによりクロック信号の位相をずらせて各同一構成の複数の電子回路部（ＴＷＩＮＳ−Ａ６とＴＷＩＮＳ−Ｂ７）に供給する。 - 特許庁

A frequency control device 101 calculates an auxiliary clock cycle 25 based on a reference clock cycle and a modulation coefficient, and generates an image clock 18 of which the frequencies are different between at least a part of an image forming area on a main scanning line scanned by a laser beam on a photosensitive drum 15 and the other part thereof based on a preset initial cycle value 27 and the auxiliary clock cycle 25.例文帳に追加

周波数制御装置１０１は、基準クロック周期と変調係数とに基づいて補助クロック周期２５を算出し、予め設定されている初期周期値２７と補助クロック周期２５とに基づいて、感光ドラム１５上のレーザビームで走査される主走査ライン上の画像形成エリアの少なくとも一部分と他部分とで周波数が異なる画像クロック１８を生成する。 - 特許庁

The clock signal generating circuit that applies frequency- division to a system clock, is provided with an adder that sums external input data and a preceding sum result and a storage means that stores the result of sum of this adder synchronously with the system clock and supplies the output to the adder as the preceding sum result, and extracts the most significant bit of the output of the storage means as a clock signal.例文帳に追加

システムクロックを分周してクロック信号を発生させるクロック信号発生回路において、外部入力データと前回の加算結果とを加算する加算器と、この加算器の加算結果をシステムクロックに同期して記憶し出力を加算器に前回の加算結果として供給する記憶手段とを備え、記憶手段の出力の最上位ビットをクロック信号として取り出す。 - 特許庁

An electronic device 90 on the receiving side includes a PLL circuit 78 which generates an internal clock signal ICLK synchronized with a frequency of the external clock signal BLCK serially transmitted from the external control device 91, and a control data extracting circuit 93 which extracts the control data CTLD superimposed on the external clock signal ECLK from the internal clock signal ICLK.例文帳に追加

受信側の電子装置９０は、外部制御装置９１からシリアル伝送される外部クロック信号ＢＬＣＫの周波数と同期した内部クロック信号ＩＣＬＫを生成するＰＬＬ回路７８と、内部クロック信号ＩＣＬＫに基づき、外部クロック信号ＥＣＬＫに重畳された制御データＣＴＬＤを抽出する制御データ抽出回路９３とを備える。 - 特許庁

The latency counter includes a clock delay module for delaying an input clock based on at least one delay amount to output it as a delayed input clock, a frequency detector for detecting the frequency of a specific signal in a memory to set a delay amount based on this frequency, and a delay control signal generation module for outputting first and second delayed control signals corresponding to memory access control signals.例文帳に追加

レイテンシーカウンターは、少なくとも１つの遅延量に基づいて入力クロックを遅延させ、遅延済み入力クロックとして出力するクロック遅延モジュールと、メモリーにおける特定信号の周波数を検出し、これに基づいて遅延量を設定する周波数検知器と、遅延済み入力クロックと出力クロックに基づいて、メモリーアクセス制御信号に対応する第一遅延済み制御信号と第二遅延済み制御信号を出力する遅延制御信号発生モジュールとを含む。 - 特許庁

Since the frequency of the clock signal outputted from the circuit 38 coincides with the modulation speed of the modulation signal, in a state that the frequency and phase are controlled so that the dispersion may become the minimum; the modulation speed can be known from the frequency.例文帳に追加

当該分散が最小となるように制御されている状態においては、周波数可変クロック信号発生回路３８から出力されるクロック信号の周波数は変調信号の変調速度と一致するため、当該周波数から変調速度を知ることができる。 - 特許庁

A delay part D1 stores a detecting signal obtained by detecting an FSK (Frequency Shift Keying) modulated signal, and delay parts D3 and D4 store values of symbols represented by the detecting signal before and after a symbol clock generated by a variable frequency oscillation part VFO for a half cycle.例文帳に追加

ＦＳＫ（Frequency Shift Keying）変調信号を検波して得られる検波信号を遅延部Ｄ１が記憶し、可変周波数発振部ＶＦＯが生成するシンボルクロックの半サイクル分前及び半サイクル分後の時点で検波信号が表すシンボルの値を遅延部Ｄ３及びＤ４が記憶する。 - 特許庁

The tandem type image forming apparatus includes a transfer belt drive by a belt motor, a DSP 50 having a frequency divider 151 halving the frequency of a clock signal from a transmitter 160, and two CMOS sensors which read a surface image on the transfer belt by turns in cycles obtained by halving the frequency.例文帳に追加

タンデム方式の画像形成装置は、ベルトモータにより駆動される転写ベルトと、発信器１６０からのクロック信号を２分周する分周器１５１を備えるＤＳＰ５０と、上記２分周された周期で転写ベルトの表面画像を交互に読み取る２つのＣＭＯＳセンサとを備える。 - 特許庁

The integrated circuit is characterized in that the timings of input/output signals are corrected based on a difference between the frequency range of an inputted reference clock and a preliminarily set frequency, and an input/output signal is generated in a timing equivalent to a timing in the preliminarily set frequency.例文帳に追加

その集積回路において、入力された基準クロックの周波数範囲と事前設定した周波数との差異を元に入出力信号のタイミングを修正し、事前設定した周波数時のタイミングと同等のタイミングで入出力信号を生成することを特徴とする。 - 特許庁

That is, when the external apparatus is not connected, the MPU 10 operates by a clock frequency of the internal oscillation circuit 13 with small power consumption although the internal oscillation circuit 13 has comparatively low oscillation frequency and low frequency accuracy, and keeps the external oscillation circuit 14 in a stopped state.例文帳に追加

すなわち、外部機器が接続されていない場合、ＭＰＵ１０は、比較的発振周波数が低くて周波数精度も低いものの、消費電力の小さな内部発振回路１３のクロック周波数で動作し、外部発振回路１４については停止させた状態とする。 - 特許庁

A phase data storage circuit 12 detects the signal conditions of a phase clock signal, when the waveform of a frequency- divided signal generated by dividing the frequency of the measuring signal outputted from the semiconductor device into (n) by the use of a frequency divider circuit 10, rises/falls, and stores the conditions as phase correcting data.例文帳に追加

位相データ格納回路１２は、分周回路１０が半導体装置から出力された測定信号をｎ分周して生成した分周信号の波形立ち上がり／立ち下がり時の位相クロック信号の信号状態を検出し、位相補正データとして格納する。 - 特許庁

This decoding means performs decoding for the error correction of the audio data, suitable for the basic format by inserting a pause as necessary at a rate, corresponding to the rate of the specific field frequency to the basic field frequency, while operating with a clock corresponding to a prescribed sampling frequency.例文帳に追加

この復号化手段は、所定のサンプリング周波数に応じたクロックで動作しつつ、固有フィールド周波数と基本フィールド周波数との比に応じた割合で随時休止を入れながら基本フォーマットに適合したオーディオデータのエラー訂正用の復号化処理を行う。 - 特許庁

The frequency detecting device 22 is provided, which detects a sync pattern candidate from change tendency of a digital signal AD, generates frequency information for controlling a reproduction clock on the basis of the detected sync pattern candidate and outputs the frequency information as a control signal S22 to a VCO 20.例文帳に追加

デジタル信号ＡＤの変化傾向からシンクパターン候補を検出し、検出したシンクパターン候補に基づいて再生クロックを制御するための周波数情報を生成し、制御信号Ｓ２２としてＶＣＯ２０に出力する周波数検出装置２２を設ける。 - 特許庁

A frequency determination means 603 determines, based on the operating frequency of each extension board identified by the detection means 601 and the number of extension boards recognized by the recognition means 602, an operating frequency of clock signal to be used in the PCI bus.例文帳に追加

周波数決定手段６０３は、動作周波数検出手段６０１により識別された各拡張ボードの動作周波数およびデバイス数認識手段６０２により認識された拡張ボードの数に基づいて、ＰＣＩバスにおいて使用するクロック信号の動作周波数を決定する。 - 特許庁

The detector is also provided with a phase difference detection section (DDET) 16 that obtains a change (phase difference) in the unit of baud rate and gives this phase difference signal to an automatic frequency control circuit(AFC) 19, which detects a frequency error of a reference clock required to generate a phase reference signal and to correct the frequency error.例文帳に追加

また、ボーレート単位の変化量（位相差）を求める位相差検出部（ＤＤＥＴ）１６を備え、この位相差信号を自動周波数制御回路（ＡＦＣ）１９に与えて位相基準信号の生成に必要な基準クロックの周波数誤差を検出し、補正を行う。 - 特許庁

A computer whose clock frequency and/or frequency of the operating speed is higher than the Larmor frequency, is used for an operation controller 200 controlling a table and cradle 500 except for data processing section 170 generating an MR image.例文帳に追加

ＭＲＩ処理してＭＲ画像を生成するデータ処理部１７０を除く、テーブルおよびクレードル５００の制御を行う操作制御装置２００内のコンピュータとして、そのクロック周波数、および／または、その動作速度の周波数が、ラーモア周波数より高いコンピュータを用いる。 - 特許庁