「clock frequency」に関連した英語例文の一覧と使い方(59ページ目) - Weblio英語例文検索

In an I/O control device 14, a bus monitoring clock control part 25 monitors a bus access signal of a sub CPU (Central Processing Unit) 22, and individually designates and controls a frequency of an operation clock supplied to each part inside the I/O control device 14 and the sub CPU 22 from a clock generator based on a monitoring result of the bus access signal.例文帳に追加

Ｉ／Ｏ制御用デバイス１４は、バス監視クロック制御部２５が、サブＣＰＵ２２のバスアクセス信号を監視し、該バスアクセス信号の監視結果に基づいて、クロックジェネレータからサブＣＰＵ２２及びＩ／Ｏ制御用デバイス１４内の各部に供給される動作クロックの周波数を個別に指定制御する。 - 特許庁

The encoder clock signal is output by a clock generator 3 at any operating state, which is used at writing operation of the data to the optical disk, and the output encoder clock signal is input into SCFBPF 2 provided with the switched capacitor filter, which extracts the fundamental- frequency component of the wobble signal.例文帳に追加

クロックジェネレータ３によってどのような動作状態でも光ディスクへのデータの書き込み動作時に使用するエンコーダクロック信号を出力し、スイッチドキャパシタフィルタによって構成されたウォブル信号の基本周波数成分を抽出するＳＣＦＢＰＦ２にその出力されたエンコーダクロック信号を入力するようにした。 - 特許庁

In the aligner equipped with a plurality of PWM motor drivers, PWM clock oscillators are not separately provided, an external or master/slave feed means is provided, and a means is provided which carries out PWM through a common clock or a clock where frequency is kept the same, but phase is set different for each driver.例文帳に追加

複数のＰＷＭ変調モータードライバーを有する露光装置において、ＰＷＭ変調用クロック発振器は個別に持たずに、外部あるいはマスタースレーブ供給手段を設け、共通クロックあるいは周波数は等しく位相がドライバーごとに異なるクロックによりＰＷＭ変調を行う手段を設ける。 - 特許庁

The scanning time Ti is compared with a reference time TO at a comparison control part 36, a reference clock frequency FO generated from a reference clock generation part 37 is multiplied by the ratio Ti/TO of shift quantity of the scanning time Ti with respect to the reference time TO and a write clock Fi used for i-th scanning is generated.例文帳に追加

比較制御部３６において走査時間Ｔｉを基準時間Ｔ０と比較し、走査時間Ｔｉの基準時間Ｔ０に対するずれ量の比率Ｔｉ／Ｔ０を基準クロック発生部３７から発せられた基準クロックの周波数Ｆ０に乗じてｉ回目の走査に用いる書込みクロックＦｉを生成する。 - 特許庁

The noncontact transmission device 100 includes a monitoring clock oscillator 112 for outputting a monitoring clock LF0 having a frequency lower than that of a system clock CK0; a control circuit 108; a memory 114 having information D stored to be used by the control circuit 108; and a reset circuit 116.例文帳に追加

無接点伝送装置１００は、システムクロックＣＫ０よりも周波数が低い監視用クロックＬＦ０を出力する監視用クロック発振器１１２と、制御回路１０８と、制御回路１０８が利用する情報Ｄが格納されたメモリ１１４と、リセット回路１１６とを含んで構成されている。 - 特許庁

An operating clock signal CLK80 of four-fold frequency of the main clock signal is generated from a clock generating circuit 47 and the input data of respective colors are converted to a serial data by an input circuit 44, subjected to prescribed image processing in a serial image processing circuit 45 and returned to parallel data by an output circuit 46.例文帳に追加

クロック発生回路４７からは、メインクロック信号の４倍の周波数で動作クロック信号ＣＬＫ８０が発生され、各色の入力データは、入力回路４４で直列に変換され、シリアル画像処理回路４５で順次所定の画像処理が施され、出力回路４６で並列に戻される。 - 特許庁

Accordingly, a time from detection of a change of the processing mode and the interrupt in the frequency mode setting circuit 101 to generation of the clock signal CLK in the clock generation circuit 102 is unconnected to a processing speed of a program controlling the CPU 20 and is decided according to a response time of a hardware in the clock supply circuit.例文帳に追加

したがって、周波数モード設定回路１０１で処理モードの変更や割り込みが検出されてからクロック発生回路１０２でクロック信号ＣＬＫが生成されるまでの時間は、ＣＰＵ２０を制御するプログラムの処理速度と無関係になり、クロック供給回路におけるハードウェアの応答時間に応じて決まる。 - 特許庁

A clock control section 6 supplies a clock of predetermined frequency to digital circuits which are operative in passive mode only in a signal reception period detected by an RF level detecting circuit 11 of an RF front-end section 1 based upon an external clock OSC so that those digital circuits function in normal operation states.例文帳に追加

クロック制御部６は、ＲＦフロントエンド部１のＲＦレベル検出回路１１により検出されたＲＦ信号受信期間に限り、パッシブモードにおいて動作するディジタル回路へ、それら各ディジタル回路が通常動作状態で機能するように外部クロックＯＳＣをもとに所定周波数のクロック信号を供給する。 - 特許庁

To provide a synchronous processing circuit capable of capturing stable video data because a horizontal synchronizing signal and a pulse for frequency-dividing a clock signal are compared only on a line for A/D conversion in a PLL circuit for generating an A/D conversion clock and a D/A conversion clock, resulting in that the timing of the A/D conversion is not in variations.例文帳に追加

A/D変換用クロック及びD/A変換用クロックを作成するPLL回路についてA/D変換するラインのみで水平同期信号とクロック信号を分周したパルスの比較を行う様にした為、A/D変換のタイミングが変動しなくなり、安定した映像データを取り込むことができる同期処理回路を提供すること。 - 特許庁

These controllers are operated synchronously with the supplied clock signal, and each controller has a FIFO where processed data or data to be processed is stored, and the data volume in the FIFO is reported to a clock generator, and the clock signal of which the frequency is changed in accordance with the data volume is inputted.例文帳に追加

それぞれのコントローラは供給されるクロック信号に同期して動作し、各コントローラは処理済み或は処理対象のデータを記憶するＦＩＦＯを有しており、このＦＩＦＯのデータ量をクロック発生器に通知し、クロック発生器からそのデータ量に応じて周波数が変更されたクロック信号が入力される。 - 特許庁

The phase selection circuit 6 selects any one of equally divided phases of one clock period of an output clock signal vco_ck from the voltage-controlled oscillator 4, generates a phase shift clock signal pi_out having a leading edge in the selected phase, and feeds it as a feedback signal to the phase frequency comparator 1.例文帳に追加

位相選択回路６は、電圧制御発振器４からの出力クロック信号ｖｃｏ＿ｃｋのクロックの１周期を等分した位相のうちのいずれかを選択し、選択された位相に立ち上がりエッジを有する移相クロック信号ｐｉ＿ｏｕｔを生成し、これを帰還信号として位相周波数比較器１に送る。 - 特許庁

To provide an edge detecting circuit which does not need a high frequency clock whose period is small as compared with a H level period and a L level period of an input signal pulse, in the edge detecting circuit which detects a change in input signal from a circuit operating with different clock systems by using a self clock system.例文帳に追加

異なるクロック系で動作する回路からの入力信号の変化を自己のクロック系で検出するエッジ検出回路において、入力信号パルスのＨレベル期間およびＬレベル期間に比べて周期が小さな高い周波数のクロックを必要としないエッジ検出回路を提供する。 - 特許庁

Thus, in data transmission between the transmission circuit section 1B and the transmission circuit section 2A, the data processing system adopts a system of transmitting the synchronizing signal to match phases of the clock signals unlike prior arts of adopting a system of transmitting a clock signal used for latch operations of data by both transmission and reception sides, and the image processing system needs not to transmit high frequency clock signals.例文帳に追加

よって、伝送回路部１Ｂ⇔伝送回路部２Ａのデータ伝送において、発信、受信双方で行うデータのラッチ操作に用いるクロックを伝送していた従来方式と違い、クロックの位相を合わせるための同期信号の伝送を行う方式とし、高周波クロックの伝送の必要がないシステムにする。 - 特許庁

A contact/non-contact discrimination circuit 80 to discriminate contact type communication or non- contact type communication by the difference between the frequency of a clock CLK for contact type communication input from a clock (CLK) terminal which is one of the terminal 10 for contact type communication and the frequency of a clock RFCLK for non-contact communication received by the antenna coil 21.例文帳に追加

接触型通信用端子１０の１つであるクロック（ＣＬＫ）端子から入力される接触型通信用クロックＣＬＫの周波数と、アンテナコイル２１にて受信された非接触型通信用クロックＲＦＣＬＫの周波数との違いによって、接触型通信又は非接触型通信のいずれの通信であるかの判別を行う接触／非接触判別回路８０が設けられている。 - 特許庁

A first local frequency f_1 carries a local clock; a second local frequency f_2 carries communication packets from the central control station to the paging units; a third local frequency f_3 carries communication packets from the pager units to the central control station; and a fourth local frequency f_4 carries a status or request signal from the paging unit 22 to the central control station 20.例文帳に追加

第１の周波数（ｆ_1）はローカルクロックを搬送し、第２のローカル周波数（ｆ_2）は中央制御局からページングユニットに通信パケットを搬送し、第３のローカル周波数（ｆ_3）は、ページャユニットから中央制御局に通信パケットを搬送し、第４のローカル周波数（ｆ_4）は、ページングユニット（２２）から中央制御局（２０）にステータスまたはリクエスト信号を搬送する。 - 特許庁

Provided is the RFID reader reading data from an RFID tag using a wireless connection over a specified frequency bandwidth, including a transmitting unit synthesizing sequentially and cumulatively frequency control signals generated every clock, mixing the synthesized specific frequency signal and a fixed frequency signal, and as a result outputting an RF signal.例文帳に追加

所定の周波数帯域を利用して無線方式でＲＦタグから各種データを読み出すＲＦＩＤリーダは、クロック毎に発生した周波数制御信号を順次累積して合成し、その合成された特定周波数信号と固定周波数とをそれぞれ混合し、その混合結果によるＲＦ信号を出力する送信ユニットを含む。 - 特許庁

The control CPU 12 also controls an actual radio communication frequency and controls so as not to transmit and receive the data 15, when a transmitting/receiving frequency becomes integral multiple of a data clock frequency to each additional function apparatus or an operating frequency of the additional function apparatus and comes under their influence, which improves the radio characteristics.例文帳に追加

制御CPU１２は実際の無線通信周波数の制御も行い、送受信周波数がそれぞれの付加機能装置へのデ−タクロック周波数、または付加機能装置の動作周波数の整数倍となりその影響を受けているときは、デ−タ１５の送受信を行なわないように制御することで無線特性の向上が実現出来る。 - 特許庁

To provide a frequency information generating circuit and a frequency information regenerating circuit which can shorten a recovery from the break of a CBR signal and the time of synchronism acquisition associated with the break of the CBR signal as to a frequency information generating circuit and a frequency information regenerating circuit for the transmission of a CBR signal asynchronous with the clock signal of an ATM network.例文帳に追加

ＡＴＭネットワークのクロック信号とは非同期なＣＢＲ信号を伝送する際の周波数情報生成回路及び周波数情報再生回路に関し、ＣＢＲ信号の断からの復帰やＣＢＲ信号の断に伴う同期引込み時間の短縮が可能な周波数情報生成回路及び周波数情報再生回路を提供する。 - 特許庁

The voltage V110 outputted by the booster circuit 110 and the liquid crystal panel driving reference voltage V100 are compared in a voltage comparing circuit 170 and based on the compared result, frequency of a booster clock S160 is changed in a clock control circuit 160.例文帳に追加

昇圧回路１１０が出力する電圧Ｖ１１０と液晶パネル駆動基準電圧Ｖ１００とを電圧比較回路１７０で比較し、比較結果に基づいて、クロック制御回路１６０で昇圧クロックＳ１６０の周波数を変化させる。 - 特許庁

To automatically verify the compatibility of an operational clock frequency, in an information-processing device or the like which is provided with a processor such as a CPU which can be set with a plurality of different operational clock frequencies.例文帳に追加

複数の異なる動作クロック周波数を設定可能なＣＰＵ等のプロセッサを搭載する情報処理装置において、動作クロック周波数の適応性を自動的に検証可能な情報処理装置等を提供することを目的とする。 - 特許庁

To provide a clock generating circuit capable of restraining oscillation frequency from the clock generating circuit from varying, due to changes in output voltage, following discharge characteristics of a battery and of effectively utilizing residual amount of electricity stored in the battery.例文帳に追加

バッテリーの放電特性に伴う出力電圧の変化によるクロック生成回路からの発信周波数の変動を抑制し、かつバッテリーの蓄電残量を有効利用することのできるクロック生成回路を提供することを課題とする。 - 特許庁

An orthogonal clock circuit (210) included in a timing circuit (200) of a PET scanner (100) supplies clock signals (218-224) having a single frequency and four different phases, and counter elements (228-234) receive these signals and supplies a count signal.例文帳に追加

ＰＥＴスキャナ（１００）のタイミング回路（２００）に含まれる直交クロック（２１０）は、単一の周波数で四つの異なる位相を有するクロック信号（２１８〜２２４）を供給し、カウンタ素子（２２８〜２３４）はこの信号を受信し、計数信号を供給する。 - 特許庁

The display device 50 is provided with an ornament section luminance control section 40, in which a main control section 28 sets a clock to be supplied to a luminance setting section 22 and a clock to be supplied to an ornament section 3 on a frequency different from each other.例文帳に追加

表示装置５０は、飾り部輝度制御部４０を備え、メイン制御部２８が、飾り部の色により、輝度設定部２２に供給するクロックと飾り部３に供給するクロックとを、異なる周波数に設定することを特徴とする。 - 特許庁

When an error rate calculated on the basis of the number of data errors counted by a data error count section 207 exceeds a threshold, an apparatus control card 208 instructs a switch card clock generating section 205 to reduce the clock frequency distributed in the apparatus.例文帳に追加

データエラーカウント部２０７でカウントしたデータエラー数に基づき算出したエラーレートが、ある閾値を超えた場合には、装置制御カード２０８はスイッチカードクロック発生部２０５に対し、装置内に分配するクロック周波数を低下させる指示を行う。 - 特許庁

Thus, the difference in parasitic capacitance of sub-clock wiring is allowed to be constant with ease, for precision voltage on current control differential ring oscillation circuit for generating multiphase sub-clock and for oscillating at high frequency.例文帳に追加

その為、副クロック配線の寄生容量の差を容易に均等にすることが可能となるので、精度の高い 多相の副クロックを発生出来る高周波数で発振可能な電圧または電流制御差動リング発振回路が提供出来る。 - 特許庁

While a printer is driving, a length of each of measurement lines is periodically determined by counting the number of PEL slice clock timing pulses generated from a PEL slice clock operating by a fixed frequency determined during a factory calibration.例文帳に追加

プリンタの動作中、測定線各々の長さは、工場較正中に決定された固定周波数で動作するＰＥＬスライス・クロックから作り出されるＰＥＬスライス・クロック・タイミング・パルスの数をカウントすることを通じて周期的に決定される。 - 特許庁

The VCO 12 is formed by connecting plural inverters 13 in a ring shape, and the control voltage V corresponding to the phase difference between a reference clock signal and an oscillation clock signal is supplied to each inverter 13 so as to control the oscillation frequency of the VCO 12.例文帳に追加

ＶＣＯ１２は複数のインバータ１３をリング状に接続してなり、このＶＣＯ１２の発振周波数を制御するように、基準クロック信号と発振クロック信号との位相差に応じた制御電圧Ｖが各インバータ１３に供給される。 - 特許庁

Consequently, in a system incorporating a semiconductor memory, a frequency of a system clock can be made half without reducing a data input/output rate for the semiconductor memory, power consumption of a clock synchronizing circuit in a system can be reduced.例文帳に追加

この結果、半導体記憶装置が搭載されるシステムにおいて、半導体記憶装置に対するデータ入出力レートを下げることなく、システムクロックの周波数を２分の１にでき、システム内のクロック同期回路の消費電力を削減できる。 - 特許庁

To control a clock by using bus right identification information which a bus right arbitration means itself has or to start control so that a function block having a bus right is supplied with a clock of appropriate frequency and low power consumption is realized.例文帳に追加

バス権調停手段自体が持つバス権識別情報を用いてクロックを制御し、あるいは制御を開始することによって、バス権をもつ機能ブロックに適切な周波数のクロックを供給したり、低消費電力を実現すること。 - 特許庁

A selector 130 switches the phase of the clock supplied from the frequency dividing circuit 120 to the error detecting circuit 140 according to a clock select signal S on which the detection result of the error detecting circuit 140 is reflected when the timing error is detected.例文帳に追加

セレクタ１３０は、エラー検出回路１４０の検出結果が反映されたクロック選択信号Ｓに基づき、タイミングエラーが検出された場合、分周回路１２０からエラー検出回路１４０に与えられるクロックの位相を切り替える。 - 特許庁

A modulation circuit 40 modulates the frequency divided input clock signal CLKS corresponding to the delay control signals DCS1, DCS2, and a modulation signal MOD output from the modulation control circuit 50; and outputs a modulated clock signal CLKN.例文帳に追加

変調回路４０は、遅延制御信号ＤＣＳ１、ＤＣＳ２および変調制御回路５０から出力される変調信号ＭＯＤに応じて、分周入力クロック信号ＣＬＫＳを変調し、変調クロック信号ＣＬＫＮを出力する。 - 特許庁

To provide an image reading apparatus capable of eliminating a failure that stripes occur on a read image by making a structure that the shape of a CCD output waveform does not vary even if a frequency spread clock is employed as a CCD driving clock.例文帳に追加

ＣＣＤ駆動クロックに周波数拡散クロックを使用した場合でも、ＣＣＤ出力波形の形状が変化しない構成とすることで、読取画像にスジが発生する不具合を改善可能な画像読取装置を提供すること。 - 特許庁

In a high rate transmission of Xbps, an error correction code series of code length of n symbols is input to a syndrome arithmetic circuit 1 of an input clock frequency fMHz, and with b bits symbols in parallel of P symbols and then calculates the syndrome by n/P clock.例文帳に追加

Ｘｂｐｓの高速伝送において、符号長ｎシンボルの誤り訂正符号系列を、入力クロック周波数ｆＭＨｚでｂビットのシンボルをＰシンボル並列にシンドローム演算回路１に入力し、ｎ／Ｐクロックでシンドロームを計算する。 - 特許庁

A phase error of the clock is detected by detecting the phase rotation amount of each sub carrier in one symbol from the Fourier transform output of a received orthogonal frequency division multiplex signal, and phase- locked loop corrects the clock signal.例文帳に追加

受信した直交周波数分割多重信号のフーリエ変換出力から、１シンボル内の各副搬送波の位相回転量を検出することによってクロックの位相誤差を検出し、フェーズ・ロックド・ループによってクロック信号を補正する。 - 特許庁

Then, the display apparatus 3 generates CTS by a clock regenerated by ACR and a TMDS clock received from the audio amplifier apparatus 2 through the HDMI, and transmits it through the auxiliary transmission line together with a frequency division ratio value N.例文帳に追加

そのうえで、ディスプレイ装置３は、ＡＣＲにより再生成したクロックと、オーディオアンプ装置２からＨＤＭＩ経由で受信したＴＭＤＳクロックによりＣＴＳを生成し、これを分周比値Ｎとともに補助伝送路経由で送信する。 - 特許庁

Frequency modulation devices 11, 13 form image clocks 16, 17 based on setting values (variable magnification coefficients) input from setting registers 12, 14 corresponding to a reference clock signal Refclk generated by a reference clock generator 10.例文帳に追加

周波数変調デバイス１１，１３は、基準クロック発生部１０から発生された基準クロック信号Ｒｅｆｃｌｋと対応する設定レジスタ１２，１４から入力された設定値（変倍係数）に基づいて画像クロック１６，１７を生成する。 - 特許庁

In the servo control device 1, a sampling clock generator 4 generates a clock in a sampling frequency fixed independently from the number of revolutions of the optical disk to be supplied repeatedly to the control circuit 3.例文帳に追加

本実施の形態におけるサーボ制御装置１では、サンプリングクロック発生部４が光ディスクの回転数とは独立に固定されたサンプリング周波数を有するサンプリングクロックを発生させ、このサンプリングクロックを繰り返し制御回路３に供給するようにする。 - 特許庁

A reference clock clk of a prescribed frequency is supplied to the SDRAM as the operating clock during a period from the time t1 to the time t3 and a period from the time t4 to the time t9 wherein the writing of the data and the output of the control signals to the SDRAM are performed.例文帳に追加

一方、ＳＤＲＡＭへの制御信号出力時及びデータの書き込みが行われる時刻ｔ１〜ｔ３及び時刻ｔ４〜ｔ９までの期間は、一定周波数の基準クロックｃｌｋを動作用クロックとしてＳＤＲＡＭへ供給する。 - 特許庁

One of six parallel-serial conversion circuits 51 synchronizes a parallel composite signal CMP-P with 8-bit width inputted in 13.5 MHz frequency with a bit clock B-CLK outputted by a data clock output circuit 52 and converts it into a serial composite CMP-S.例文帳に追加

６個の並列直列変換回路５１の一つは、13.5MHzの周波数で入力される８ビット幅の並列のコンポジット信号CMP-Pを、データクロック出力回路５２が出力するビットクロックB-CLKに同期して、直列のコンポジット信号CMP-Sへと変換する。 - 特許庁

When a cumulative value of errors per term of the baud rate clock BCLK, with respect to a regular baud rate clock, exceeds a predetermined range, the counter switching control section 3 switches the frequency division ratio of the m-ary/(m-1)-ary down counter 2 so as to decrease the cumulative value.例文帳に追加

カウンタ切替制御部３は、記ボーレートクロックＢＣＬＫの正規のボーレートクロックに対する１周期毎の誤差の累積値が所定範囲を超えると、前記累積値が減少するように、ｍ進／ｍ−１進ダウンカウンタ２の分周比を切り替える。 - 特許庁

A PLL circuit receives a wobble synchronizing clock to reproduce data on a disk by utilizing a wobble signal (protection wobble signal) and the disk driver executes spindle control on the basis of a correlation (phase error) between the wobble synchronous clock and a reference frequency.例文帳に追加

ＰＬＬ回路においてウォブル信号（保護ウォブル信号）を利用して再生するウォブル同期クロックを入力し、このウォブル同期クロックと基準周波数との相関関係（位相誤差）に基づいてスピンドル制御が実行されるように構成する。 - 特許庁

The signal processing processor 20 performs control so that a frequency of the basic operation clock to be generated from a clock generation circuit 16 is lowered during a reading period in which AD conversion of the analog signal to be outputted from the CCD image sensor 14, etc. is performed.例文帳に追加

信号処理プロセッサ２０は、ＣＣＤイメージセンサ１４から出力されるアナログ信号のＡＤ変換等が行われる読込期間中、クロック発生回路１６から発生される基本動作クロックの周波数を下げるように制御する。 - 特許庁

In this receiver circuit for receiving data signals RDP and RDM and clock signals RCKP and RCKM, a frequency detection circuit 5 of a signal detecting part 300 detects the number of times of signal shifting based on the clock signals RCKP and RCKM.例文帳に追加

データ信号ＲＤＰ、ＲＤＭ及びクロック信号ＲＣＫＰ、ＲＣＫＭを受信するレシーバ回路において、クロック信号ＲＣＫＰ、ＲＣＫＭに基づく信号の遷移回数を信号検知部３００の周波数検知回路５で検知する。 - 特許庁

When a high-speed operation is not requested, the low power consumption of an entire system is achieved by lowering the frequency of a clock signal supplied to a memory module while fixing a reference clock signal supplied to a DLL circuit.例文帳に追加

高速動作が要求されない場合においては、ＤＬＬ回路に供給するリファレンスクロック信号を固定したまま、メモリモジュールに供給するクロック信号の周波数を低くすることによって、システム全体の低消費電力化を達成する。 - 特許庁

Even if the phase difference between a reference clock signal REFCLK and a clock signal CLK is large, since an UP signal and a DOWN signal in response to the phase difference of both the signals can be outputted, the maximum operating frequency can be set higher than that of the conventional phase comparator circuits.例文帳に追加

基準クロック信号REFCLKとクロック信号ＣＬＫとの位相差が大きくても両信号の位相差に応じたＵＰ信号およびDOWN信号を出力できるようにしたため、従来よりも最大動作周波数を高くすることができる。 - 特許庁