「clock frequency」に関連した英語例文の一覧と使い方(65ページ目) - Weblio英語例文検索

The processing execution part 1C executes processing according to a program based on the execution request information, and when the number of requested processing is large, and the number of processing which has not been executed is increased, a control signal to increase the frequency of a system clock is transmitted to a clock controller 24.例文帳に追加

処理実行部１Ｃは、実行要求情報に基づくプログラムによって処理を実行するが、要求された処理の数が多く未処理の数が増えた場合には、クロックコントローラ２４に対してシステムクロックの周波数をアップさせる制御信号を送る。 - 特許庁

Bit deviation quantity is detected from output of the demultiplexer part 1-1 by a bit deviation quantity detecting part 1-2 and three-bit clock inversion signal for 1/2, 1/4, 1/8 of an SDH frequency divided clock signal is outputted by a bit deviation compensation control part 1-3.例文帳に追加

ビットずれ量検出部１−２によりデマルチプレクサ部１−１の出力からビットずれ量を検出し、ビットずれ補正制御部１−３により１／２，１／４，１／８のＳＤＨ分周クロック信号に対する３ビットのクロック反転信号を出力する。 - 特許庁

A light signal pulse train of clock frequency f that contains a pre- multiplexed frequency component f/m is made to impinge on a semiconductor laser device 1 whose resonator is prescribed in length through the intermediary of an optical waveguide 62 connected to a ring-shaped optical waveguide 61 prescribed in length.例文帳に追加

多重化前周波数成分f/m を含むクロック周波数ｆの光信号パルス列を、所定長のリング状光導波路61と結合した光導波路62を介して共振器長が所定の半導体レーザ素子１へ入射する。 - 特許庁

The synchronization compensation circuit 1-2 takes an operating state only during a time band of one period of the master clock centering about a point where level change of a frequency divided signal from the frequency divider 1-1 is predicted and takes a holding state during other time bands.例文帳に追加

同期補償回路１−２は、分周器１−１からの分周後信号のレベルが変位すると予想される点を中心とするマスタクロックの１周期分の時間帯にのみ動作状態となり、それ以外の時間帯は保持状態となる。 - 特許庁

The CV conversion circuits are provided with operational amplifiers 82 connected to the detecting electrodes of the capacitive elements, and the detection device is provided with a high-frequency voltage application circuit (clock generator circuit) 80 for modulating the potential of the vibrator to the high-frequency voltage.例文帳に追加

ＣＶ変換回路は、容量素子の検出用電極に接続される演算増幅器８２を備えているとともに、振動子の電位を高周波電圧に変調する高周波電圧印加回路（クロック発生回路）８０とを備えている。 - 特許庁

To provide a mobile phone wherein a frequency being an integral multiple of a camera operating clock frequency does not effect a wireless characteristic as noise and capable of preventing a reception disabled state from taking place at the reception of a low electric field level.例文帳に追加

カメラ動作用クロック周波数の整数倍が無線特性にノイズとして影響を与えることなく、また低電界レベル受信時に受信不能状態に陥ることを防止することができる携帯電話装置を提供することにある。 - 特許庁

A processing section 4 has a fundamental field frequency, is designed to process the audio data based on the fundamental format and operates on the clock meeting the sampling frequency, thereby performing encoding processing for error correction of the audio data adapted to the fundamental format.例文帳に追加

処理部４は、基本フィールド周波数を有し基本フォーマットに基づいたオーディオデータを処理するように設計されており、サンプリング周波数に応じたクロックで動作し基本フォーマットに適合したオーディオデータのエラー訂正用の符号化処理を行う。 - 特許庁

A polyphase VCO 2010 outputs N-phase clocks with an oscillated frequency f0 and a sampler 2040 samples an input signal by using a clock with a frequency f=f0(N+M)/N obtained by shifting the output each cycle at a barrel shifter by M-phase.例文帳に追加

多相ＶＣＯ２０１０は発振周波数ｆｏのＮ相のクロックを出力し、その出力をバレルシフタ２０２０が各サイクルごとにＭ相シフトして得たｆ＝ｆｏ（Ｎ＋Ｍ）／Ｎのクロックをもちいてサンプラ２０４０が入力信号を標本化する。 - 特許庁

The automatic selection circuit 7 observes the synchronization detection result 601 to execute an operation of automatically revising a frequency division number of the variable frequency divider circuit 1 when the clock phase locked loop circuit is not synchronized within a prescribed time the timer 8 indicates.例文帳に追加

自動選択回路７は、同期検出結果６０１を観測して、タイマー８が示す一定時間内にクロック位相同期回路が同期しない場合には可変分周回路１に対する分周数を自動的に変更するという動作を実行する。 - 特許庁

Thus, the frequency of the read clock is changed with the unread data amount in the buffer memory 15 so as to keep the unread data amount nearly constant thereby coping with a very small frequency difference between the transmitter side and the receiver side.例文帳に追加

したがって、バッファメモリ１５における未読データ量に応じて読出しクロックの周波数が変化し、該未読データ量を略一定に維持することができ、送信側と受信側との微妙なクロック周波数の差に対応することができる。 - 特許庁

A phase synchronizing circuit 10 is provided with a synchronizing loop circuit 12 equipped with a phase comparator 14, a voltage control oscillator 18 and a variable frequency-divider 20 for 1/n frequency-dividing and outputting a clock signal f_VCO output by the voltage controlled oscillator 18.例文帳に追加

位相同期回路１０は、位相比較器１４と、電圧制御発振器１８と、電圧制御発振器１８の出力したクロック信号ｆ_ＶＣＯを１／ｎ分周して出力する可変分周器２０とを備えた同期ループ回路１２を有する。 - 特許庁

To provide a frequency control circuit capable of controlling the power consumption of the system to be optimal according to activity by automatically changing the frequency of a clock to be supplied to a system according to the rate of the operating state of the system.例文帳に追加

システムの稼動状態の割合に応じて、システムに供給するクロックの周波数を自動的に変更することができ、システムの消費電力をアクティビティに応じた最適なものに制御することができる周波数制御回路を提供する。 - 特許庁

In a sampling-rate-converter, the sampling frequency of the audio data of the base band supplied from a decoder is matched with the rate of a second audio master clock generated from the frequency signals of an exclusive crystal oscillator provided near a second transmitter.例文帳に追加

サンプリング・レート・コンバータにて、デコーダより供給されたベースバンドのオーディオデータのサンプリング周波数を、第２のトランスミッタの近傍に設けられた専用の水晶発振器の周波数信号から生成された第２のオーディオ用のマスタークロックのレートに合わせる。 - 特許庁

The multiplication factor of the multiplication circuit 1 is a divided value obtained by dividing the maximum operating frequency of the signal processing circuit 6 by the maximum allowable frequency of the external clock signal represented by the initial response value or less, and equal to or substantially equal to the divided value.例文帳に追加

てい倍回路１のてい倍率は、初期応答値が示す外部クロック信号の最大許容周波数で、信号処理回路６の最大動作周波数を除算した除算値以下であって、当該除算値と同一または略同一である。 - 特許庁

An AND circuit 322 ANDs a pulse signal from a pulse generating circuit 320 and a clock signal from a PLL circuit 321 and provides an output of an AND signal, and a frequency divider circuit 323 receives the AND signal and generates frequency divider circuit output signals with different frequencies.例文帳に追加

パルス発生回路３２０のパルス信号、ＰＬＬ回路３２１のクロック信号の論理積を論理積回路３２２で作成した論理積信号を元に分周回路３２３で、周波数の異なる分周回路出力信号を作成する。 - 特許庁

Whenever a start lever is operated, an FM modulator 72 modulates the frequency of a clock signal generated from a crystal oscillator 71 to a prescribed modulated frequency in a period from the operation of the start lever in this time to the operation of the start lever in the next time.例文帳に追加

ＦＭ変調器７２は、スタートレバーが操作される度に、今回、スタートレバーが操作されてから、次回、スタートレバーが操作されるまでの間、水晶発振器７１から発生されるクロック信号の周波数を所定の変調周波数に変調する。 - 特許庁

In one embodiment, a TCXO crystal serves as a reference frequency source for the navigation satellite receiver and locking onto the satellite transmissions allows highly accurate frequency synthesis and clock generation by it for the communication device.例文帳に追加

一つの実施例において、ＴＣＸＯ水晶が航法衛星受信機のリファレンス用周波数源の役割を果たし、衛星の伝送にロックすることにより通信装置のための高度に精度の高い周波数合成及びクロック生成が可能になる。 - 特許庁

A peripheral circuit B14 is configured to include the logic circuit such as the CPU or the DSP and is operated by the second clock signal whereby the power density of harmonic noise at a particular frequency can be lowered because no specifications of the frequency precision exist.例文帳に追加

周辺回路−Ｂ１４は、ＣＰＵやＤＳＰなどのロジック回路を含んで構成され、周波数精度の規定がないため、特定の周波数における高調波ノイズの電力密度を低くすることができる第２のクロック信号により動作する。 - 特許庁

To perform high precision nonstandard signal decision by a simple circuit composition even if using an operation clock which has an arbitrary frequency when deciding whether a horizontal frequency of an input image signal is one of nonstandards or not.例文帳に追加

入力された映像信号の水平周波数が非標準のものであるか否かを判定するにあたり、任意の周波数を持つ動作クロックを用いても簡単な回路構成で高精度の非標準信号判定ができるようにする。 - 特許庁

A DDS circuit 16 of a first PLL loop 10 generates a signal Fc1 of the same frequency as a reference signal using, as a system clock, the output signal of a voltage controlled crystal oscillation circuit 13 which is oscillated at a frequency higher than that of the reference signal.例文帳に追加

第１のＰＬＬループ１０のＤＤＳ回路１６は、基準信号より高い周波数で発振する電圧制御水晶発振回路１３の出力信号をシステムクロックとして基準信号と同一の周波数の信号Ｆc1を生成する。 - 特許庁

A VCO control part 50 detects the change of the audio sampling frequency fs from a control voltage Vctl of the output of a loop filter 44 or a frequency fo of an output clock of an oscillation part 30 and selects either of VCOs 31, 32.例文帳に追加

ＶＣＯ制御部５０は、ループフィルタ４４の出力の制御電圧Ｖｃｔｌまたは発振部３０の出力クロックの周波数ｆｏから、オーディオサンプリング周波数ｆｓの変化を検出して、ＶＣＯ３１，３２のいずれかを選択する。 - 特許庁

An output signal fr synchronized with a frame frequency output from a common output drive circuit 14 is divided as a clock source by a frequency division selection circuit 17; and its output signal 29 is read by a control register 13 and used as a flag.例文帳に追加

コモン出力駆動回路１４から出力されるフレーム周波数に同期した出力信号ｆｒをクロックソースとして分周選択回路１７で分周し、その出力信号２９を制御レジスタ１３で読み出してフラグとして使用する。 - 特許庁

To provide an information processing method that suppresses failure of a connection between hosts due to frequency deviation of a synchronous signal (reference clock) even when each of an information processing device and an external device is operated by a periodic signal having a different frequency variation range.例文帳に追加

情報処理装置と外部装置の夫々が異なる周波数変動範囲を有する周期信号で動作する場合であっても、同期信号（基準クロック）の周波数偏差に起因するホスト間接続の不具合を抑制する方法を提供する。 - 特許庁

Then, the output of the operational amplifier 15 is supplied to the control terminal of a VCO(voltage controlled oscillator) 14 and a clock CK is obtained from the VCO 14, fed back to the phase detector 12 and the frequency detector 13 and turned to the object of phase comparison and frequency comparison with channel data.例文帳に追加

オペアンプ１４の出力は、ＶＣＯ１４の制御端子に与えられ、ＶＣＯ１４からはクロックＣＫが得られ、位相検出器１２、周波数検出器１３にフィードバックされ、チャンネルデータとの位相比較及び周波数比較対象とされる。 - 特許庁

To provide a semiconductor device, a reception circuit and a frequency doubler circuit capable of stably securing the setting up of input data and hold time by keeping the delay of output clocks from a DLL circuit to input clocks to the DLL circuit from varying even if an input clock frequency varies.例文帳に追加

入力クロック周波数が変わっても、DLL回路への入力クロックに対するDLL回路からの出力クロックの遅延が変わらず、入力データのセットアップ、ホールド時間が安定して確保できる半導体装置、受信回路及び周波数逓倍回路。 - 特許庁

Since the counting period is shifted, there is little probability that the phase of the input signal and that of the reference clock coincide with each other at the start and the end of counting in all frequency measuring units even if they coincide with each other in one frequency measuring unit.例文帳に追加

カウント期間をずらすことにより、一つの周波数測定ユニットにおいて、入力信号と基準クロックとの位相がカウント開始と終了で一致したとしても、他の周波数測定ユニットでも一致する可能性はほとんどない。 - 特許庁

An optical pulse train of an input signal whose center wavelength is λ0 is injected into a first mode synchronizing semiconductor laser 1 performing a passive mode synchronization with a repeatation frequency and a center wavelength λ1 roughly equal to the clock frequency of the pulse train.例文帳に追加

中心波長がλ0 である入力信号光パルス列をそのクロック周波数のほぼ同一の繰り返し周波数及び中心波長λ1 で受動モード同期を行っている第１のモード同期半導体レーザ１に注入する。 - 特許庁

A random code generated by a code data transmission part 11, a clock frequency of a fixed pattern signal, a sweep time, and a sweep width are variably controlled to optional values set by a setting processing part 17 through a synthesizer 12 and a frequency sweep part 16.例文帳に追加

符号データ送信部１１で生成されるランダム符号、固定パターン信号のクロック周波数、掃引時間及び掃引幅をシンセサイザ１２及び周波数掃引部１６を通じて設定処理部１７で設定された任意の値に可変制御する。 - 特許庁

To provide a circuit system in which throughput can be improved by avoiding providing system clocks of two systems and operation restriction that it must be synchronized to a slow system clock when an operation frequency of an associative memory is slower than an operation frequency of a system LSI.例文帳に追加

連想メモリの動作周波数がシステムＬＳＩの動作周波数よりも遅い場合に、システムクロックを２系統設けたり、遅いシステムクロックに同期しなければならない動作制約を回避して、スループットの向上を図れる回路方式を提供する。 - 特許庁

A SCF with a built-in IC configures the time constant section 8 for the switching control and the time constant τ thereof is freely adjustably controlled by a clock signal Fclk resulting from the frequency-division of a reference signal generated from a VCO 6 at a variable frequency division rate.例文帳に追加

切換制御のための時定数部８をＩＣ内に内蔵したＳＣＦで構成し、その時定数τは、ＶＣＯ６で生成される基準信号を可変の分周率で分周したクロック信号Ｆｃｌｋで調整自在に制御する。 - 特許庁

Feed back control on a PLL circuit 9 is limited, by comparing first and second deciding clocks (TH1, TH2) by the highest frequency and the lowest frequency, which can be measured by a clock CK, by means of a reproducing signal DRF.例文帳に追加

本発明は、クロックＣＫが取り得る最高周波数及び最低周波数による第１及び第２の判定用クロック（ＴＨ１、ＴＨ２）と再生信号ＤＲＦとの比較により、ＰＬＬ回路９におけるフィードバック制御を制限する。 - 特許庁

A tracking pattern forming control unit 54 added to an LD driving control unit 44 for forming an image of Y in an image forming apparatus operates synchronously with a clock for which spread spectrum frequency modulation is performed by a frequency modulating circuit 60.例文帳に追加

画像形成装置のうちＹの画像を形成するＬＤ駆動制御部４４に付加された追跡パターン形成制御部５４は、周波数変調回路６０によってスペクトラム拡散周波数変調が行われたクロックに同期して動作する。 - 特許庁

The clock generator is composed of a TCXO 1 to be controlled by an AFC circuit 12, a 1st frequency divider 2, a VCO 3, a 2nd frequency divider 4, a phase comparator 5, a charge pump 6, a memory (ROM) 11, a computing section 10, a register 8 and a temperature sensing section 9.例文帳に追加

ＡＦＣ回路１２により制御されるＴＣＸＯ１と、第１分周器２、ＶＣＯ３、第２分周器４、位相比較器５、チャージポンプ６、メモリ（ＲＯＭ）１１、計算部１０、レジスタ８および温度検知部９より構成される。 - 特許庁

The frequency of a higher harmonic in a clock signal for operating a demodulator is set within the frequency band of broadcasting signals of n and (n+1) channels, and the frequency band for allowing the signal to be attenuated by a roll-off filter in the apparatus for transmitting the broadcasting signals of the n and (n+1) channels.例文帳に追加

復調部を動作させるためのクロック信号の高調波の周波数が、ｎおよび（ｎ＋１）チャンネルの放送信号の周波数帯域内であって、ｎおよび（ｎ＋１）チャンネルの放送信号を送信する機器内のロールオフフィルタにより信号が減衰する周波数帯域内に設定される。 - 特許庁

A 1/3 frequency division part 200 comprises first and second 1/3 frequency dividers 210 and 220 which rise with the clock CPH 11 as an input and divide a frequency by 3 at a trailing edge, and an AND gate 20 for obtaining AND between output signals A and B and outputs signals AA and CC and clocks CPH12, CPH22, and CPH32 of an inverted signal BB.例文帳に追加

３分の１分周部２００は、ＣＰＨ１１を入力とし立ち上がり，立ち下がりエッジで３分の１分周する第１，第２の１／３分周器２１０，２２０、この出力信号Ａ，Ｂの論理積を求めるＡＮＤゲート２０で、信号ＡＡ，ＣＣおよび反転した信号ＢＢのＣＰＨ１２，２２，３２を出力。 - 特許庁

After application of power, a frequency comparator 7 detects a frequency error of the local oscillator 32 on the basis of the stable reception clock from a demodulator 6 and controls the switch 2 so that the transmission of the modulation carrier is stopped until the frequency error enters the preset permissible range.例文帳に追加

電源投入後に周波数比較器７において、復調器６からの安定な前記受信クロックを基準として、局部発振器３２の周波数誤差を検出し、周波数誤差が予め設定した許容誤差範囲内に入るまで変調キャリアの送出を停止するようにスイッチ２を制御する。 - 特許庁

To provide a crystal oscillation circuit, a clock device and a measuring instrument, with which the highly accurate frequency output with high frequency stability can be obtained while using the crystal oscillator of low power consumption and low cost, power consumption is reduced and costs are reduced while being miniaturized without requiring work for calibrating an oscillation frequency.例文帳に追加

低消費電力で低コストな水晶発振器を用いて、周波数安定度の高い高精度な周波数出力が得られ、発振周波数を校正する作業の必要がない小型でかつ低消費電力で低コストな水晶発振回路および時計装置および計測装置を提供する。 - 特許庁

Since a DC current I1 flowing between a collector and an emitter of a transistor Q1 is modulated by a low frequency signal, a voltage modulated by the low frequency signal, that is, a DC voltage varied with an oscillation signal from a low frequency oscillation circuit 3 is generated at a node W4 of a clock oscillation circuit 2.例文帳に追加

トランジスタＱ１のコレクタとエミッタとの間に流れる直流電流Ｉ１が低周波信号で変調されているため、クロック発振回路２ではノードＷ４に低周波信号で変調された電圧、つまり、低周波発振回路３の発振信号に応じて変化する直流電圧が発生する。 - 特許庁

The clock frequency of the respective control signals Sa and Sb for controlling the generation of the gradient magnetic field and a high frequency magnetic field is set higher than the frequency band of the reception band Rb of the MR signals m, is set to 500 kHz higher than 400 kHz of the reception band Rb of the MR signals m for instance.例文帳に追加

傾斜磁場及び高周波磁場の発生を制御する各コントロール信号Ｓａ、Ｓｂのクロック周波数をＭＲ信号ｍの受信帯域Ｒｂの周波数帯域よりも高く設定、例えばＭＲ信号ｍの受信帯域Ｒｂの４００ｋＨｚよりも高い５００ｋＨｚに設定する。 - 特許庁

In switching a system clock frequency when switching the processing-contents of the electronic apparatus (camera 10), a main CPU 12 refers to the EEPROM 16 and controls the frequency of a pulse signal outputted from a triangular wave generation circuit 82 to switch the ON/OFF switching period (switching frequency) of power supply voltage.例文帳に追加

メインＣＰＵ１２は、電子機器（カメラ１０）の処理内容の切り換え時にシステムクロック周波数の切り換えられる際に、ＥＥＰＲＯＭ１６を参照して三角波発生回路８２から出力されるパルス信号の周波数を制御して電源電圧のオン／オフの切り換え周期（スイッチング周波数）を切り換える。 - 特許庁

A control part 7 changes a phase by a phase regulation part 12, so as to calculate the difference, after initial-setting an oscillation frequency of a clock generation part 11, repeats the change of the oscillation frequency and the calculation of the difference until the determination by the sign consistency determining part 6 gets consistent, and determines the optimum sampling frequency.例文帳に追加

制御部７は、クロック生成部１１の発振周波数を初期設定後、位相調整部１２により位相を変化させて上述の差分を算出し、符号一致判定部６による判定が一致を示すまで発振周波数の変更と差分の算出を繰り返して、最適のサンプリング周波数を決定する。 - 特許庁

A switching part 22 inputs a frequency-division rate setting signal to be input to the variable frequency-divider 20 for switching the frequency of the clock signal f_VCO to be output by the voltage controlled oscillator 18 as a switching signal, and switches a plurality of bandpass filters installed in the bandpass filter part 24 to the voltage controlled oscillator 18 synchronously with the switching of the frequency for connection.例文帳に追加

切替え部２２は、電圧制御発振器１８の出力するクロック信号ｆ_ＶＣＯの周波数を切り替えるために可変分周器２０に入力する分周比設定信号が切替え信号として入力し、周波数の切替えに同期して帯域フィルタ部２４に設けた複数の帯域フィルタを電圧制御発振器１８に切り替えて接続する。 - 特許庁

One voltage oscillator with a wide frequency adjustment range is not used but three VCXO 12-14 each of which has a relatively narrow frequency adjustment range and which are different from one another, are included and in accordance with a frequency band of input PCR, one of the VCXOs with an optimal frequency adjustment range is adaptively selected by a selection means constituted of a clock switching unit 15 and a control unit 16.例文帳に追加

周波数調整範囲が広い１個の電圧発振器を用いるのではなく、それぞれ周波数調整範囲が比較的狭く、かつ、互いに異なる３個のＶＣＸＯ１２〜１４を備え、その内で入力ＰＣＲの周波数帯に応じて、クロック切替部１５と制御部１６とからなる選択手段により、周波数調整範囲が最適なものを適応的に選択する。 - 特許庁

An optical disk (100) is provided with a recording area where predetermined clock information (WBL) which is (i) included in a first frequency band that is definable by a first reference frequency (Fstd) and (ii) defined by a frequency that is an integral multiple of the first reference frequency is preformatted for recording the record data.例文帳に追加

光ディスク（１００）は、記録データを記録するために、（i）第１基準周波数（Fstd）によって規定可能な（従来の再生機による自己相関関係に基づく検出方法では検出不可能な）第１周波数帯域に含まれると共に、（ii）第１基準周波数の整数倍である周波数によって規定される所定クロック情報（WBL）がプリフォーマットされる記録領域を備える。 - 特許庁

In checking, a noise squelch circuit connected to a demodulator detects the presence/absence of radiated radio waves from demodulation output signals, a microcomputer controls a clock signal frequency so as to make the frequency of the radiated radio waves be in a reception frequency band and judges whether or not the output of the noise squelch circuit is in the reception frequency band and thus, the reception operation is checked.例文帳に追加

点検時において、復調器に接続されたノイズスケルチ回路は復調出力信号の中から輻射電波の有無を検出し、マイコンは輻射電波の周波数が受信周波数帯域内となるようにクロック信号周波数を制御すると共にノイズスケルチ回路の出力が受信周波数帯域内であるかを判定することで、受信動作の点検を行えるようにする。 - 特許庁