「clock frequency」に関連した英語例文の一覧と使い方(69ページ目) - Weblio英語例文検索

The method includes further a step 44 for generating alternately the first current level and the second current level repeatingly in each of clock frequencies different in prescribed numbers, a step 46 for finding clock frequency-dependent noises, a step 46 for generating a filtered average voltage, and a step 47 for finding the impedance.例文帳に追加

方法はさらに、所定数の異なるクロック周波数において第１と第２の電流レベルを交互に繰り返し発生するステップ(44)、クロック周波数依存ノイズを求めるステップ(46)、フィルタリングされた平均電圧を生成するステップ(46)、及び、インピーダンスを求めるステップ(47)を含む。 - 特許庁

To provide a radio receiving device whose cost can be lowered by eliminating the need for a voltage-controlled crystal oscillator for reference clock signal generation of a digital broadcast receiving device and which can suitably restore video and audio by generating a clock signal of high frequency precision based upon the time reference sent from a transmission side.例文帳に追加

デジタル放送受信装置における基準クロック信号生成用の電圧制御型水晶発振器を不要にしてコストを下げることができ、送信側から送信される時刻基準に合わせた高い周波数精度のクロック信号を生成し、映像及び音声を適切に復元する。 - 特許庁

To compensate the influence of an environmental fluctuation in temperature or the like, to keep constant frequency characteristics or delay quantity and to switch the Q value of a resonance selecting part at the rise time of a frame and the pull-in time of a clock in radio equipment for performing receiving demodulation while using a regenerated clock.例文帳に追加

受信復調を再生クロックを用いて行う無線装置において、温度等の環境変動の影響を補償し、周波数特性や遅延量を一定に保つことができ、フレームの立上がり時とクロック引込時で共振選択部のＱ値を切替えできること。 - 特許庁

If the result is out of the range, it is decided that the failure occurs in the frequency of the external clock signal, a stop signal is output to CLK stop circuits 4 and 9 by the circuit 17 to prevent input of the external clock signal to DP-PLL circuits 5 and 10.例文帳に追加

許容範囲外となった場合には、外部クロック信号の周波数に異常が起きたと判断し、判定回路１７より停止信号をＣＬＫ停止回路４、９に対して出力し、ＤＰ−ＰＬＬ回路５、１０に外部クロック信号を入力することを防止する。 - 特許庁

This system, this device, and this method make use of a time-based counter circuit configuration in which a fixed frequency clock is derived from a PLL of a clock generation circuit of the microprocessor and is used to be fed to external and internal timebase logic and a timebase accumulator counter.例文帳に追加

本システム、装置、および方法は、固定周波数クロックが、マイクロプロセッサのクロック生成回路のＰＬＬから導出され、外部タイムベース・ロジックおよび内部タイムベース・ロジックならびにタイムベース・アキュムレータ・カウンタに供給するのに使用される、タイムベースト・カウンタ回路構成を利用する。 - 特許庁

A phase variable 2nd clock 108B is generated at the same frequency of the sampling clock 108 from an output of a PLL circuit 4A, and the number of pulses from the changed point of the reproducing horizontal synchronization signal up to that of the data existence signal is counted by the two clocks 108, 108B at the same time.例文帳に追加

ＰＬＬ回路４Ａの出力から、サンプリングクロック１０８と同一周波数で位相可変の第２のクロック１０８Ｂを生成し、再生水平同期信号の変化点からデータ有無信号の変化点までのパルス数を２つのクロック１０８，１０８Ｂで同時にカウントする。 - 特許庁

In synchronism with this reception interrupt, the remaining capacity of a reproducing buffer is checked to control the frequency of a reproduction clock generated by a clock generating circuit 15 according to whether the remaining capacity increases or decreases, and the audio data buffered in the receiving buffer are transferred to the reproducing buffer.例文帳に追加

この受信割り込みに同期して、再生バッファの残量をチェックし、この残量の増加・減少に応じてクロック発生回路１５が発生する再生クロックの周波数を制御するとともに、受信バッファにバッファしているオーディオデータを再生バッファに転送する。 - 特許庁

When a call is originated by that mobile terminal 2, the base station equipment 3 determines that this mobile terminal is a registered mobile terminal, extracts a clock signal from its uplink signal and regulates the frequency of an internal reference signal generator based on the extracted clock signal.例文帳に追加

この移動端末２により発呼を行った場合、基地局装置３はこの移動端末が登録移動端末であることを確認して、その上り信号からクロック信号を抽出しこの抽出クロック信号に基いて内部の基準信号発生器の周波数調整を行う。 - 特許庁

Clock signals CLK1, CLK2 having a frequency difference ΔT are generated by oscillators 10, 20, a pulse transmission circuit 50 outputs a transmission pulse SP in response to the clock signal CLK1, receives a reflected pulse in response to thereto by a pulse receiving circuit 60, and outputs a reception pulse RP.例文帳に追加

発振器１０と２０によって周期差ΔＴのクロック信号ＣＬＫ１とＣＬＫ２を生成し、パルス送信回路５０はクロック信号ＣＬＫ１に応じて送信パルスＳＰを出力し、それに応じた反射波をパルス受信回路６０によって受信し、受信パルスＲＰを出力する。 - 特許庁

By setting a read-out clock from the FIFO 51, 52 to, for example, a frequency of the half of write-in clock for the FIFO 51, 52, after a time base of data supplied to the maximum likelihood decoders 61, 62 is extended, data are supplied to the maximum likelihood decoders 61, 62.例文帳に追加

ＦＩＦＯ５１，５２に対する書き込みクロックに対し、ＦＩＦＯ５１，５２からの読み出しクロックを例えば１／２の周波数に設定することにより、最尤復号器６１、６２に供給されるデータの時間軸が伸長された上で、最尤復号器６１、６２に供給される。 - 特許庁

The such-converted data signal and clock are performed data process by a main circuit 4, whereby when operations of the main circuit 4 are tested by a tester, a various-purpose logic tester operating in synchronism with the clock of a frequency f/N is directly connected to the main circuit 4, thereby inspecting it.例文帳に追加

このように変換されたデータ信号とクロックを主回路４でデータ処理を行うようにすることで、該主回路４の動作をテスタで検査するとき、周波数ｆ／Ｎのクロックに同期して動作する汎用のロジックテスタを主回路４に直接接続して検査することができる。 - 特許庁

Besides, a PLL circuit is composed of the A/D converter 17, the adaptive equalizer 16, a phase error detecting circuit 9, a phase shift circuit 42, a D/A converter 11, a loop filter 12 and a variable frequency oscillating circuit 14 and a clock signal 15 becomes a clock with a phase synchronized to reproduced data.例文帳に追加

また、ＡＤ変換器１７、適応イコライザ１６、位相誤差検出回路９、位相シフト回路４２、ＤＡ変換器１１、ループフィルタ１２および可変周波数発振回路１４でＰＬＬ回路を構成し、クロック信号１５は、再生されたデータに位相同期したクロックとなる。 - 特許庁

The selector line selectively outputs all m-bits of the weight number setting resistor or the m-bits in which 0 is added by k-bits to the highest-order side of the (m-k) bits except the k-bit of the lowest-order to the weight control circuit 115 according to a clock selection signal S0 showing the change of clock frequency.例文帳に追加

セレクタ列はクロック周波数の変化を示すクロック選択信号Ｓ０により、ウエイト数設定レジスタの全ｍビットか最下位のｋビットを除く（ｍ−ｋ）ビットの最上位側に０をｋビット加えたｍビットかを選択してウエイト制御回路１１５へ出力する。 - 特許庁

This radio paging receiver operates on a clock of 51.2 kHz while a self frame is received in intermittent reception, and the output frequency of a clock generating source is switched from 51.2 kHz to 1 MHz so as to process the received data and to fetch out serial data of 9600 bps in a short time in the other period.例文帳に追加

そして間欠受信の自己フレームの受信中は５１．２kHz のクロックで動作させ、その他の時間は受信データの処理と９６００bps のシリアルデータの取出し処理を短時間で行わせるためクロック発生源の出力周波数を１MHz に切替えて動作させるようにした。 - 特許庁

The audio reproduction circuit 40 comprises a PLL (Phase Locked Loop) circuit 44 for generating an audio master clock MCK by multiplying and frequency dividing the VCK, a circuit 42 for counting the number of MCK in one frame, and a period regulation circuit 41 for generating an audio bit clock BCK from a predetermined number of MCK.例文帳に追加

このオーディオ再生回路４０は、ＶＣＫを逓倍し、分周してオーディオ・マスタ・クロックＭＣＫを生成するＰＬＬ回路４４と、１フレームにおけるＭＣＫ数をカウントするカウント回路４２と、所定数のＭＣＫからオーディオ・ビット・クロックＢＣＫを生成する周期調整回路４１とを有する。 - 特許庁

A counter 13 counts a level change when a clock signal PS0 rises, and in response to the generation of carrier at each bit by counting, carrier signals CT1-CTn having the predetermined frequency and synchronized with the level change when the clock signal PS0 rises are generated per each bit.例文帳に追加

カウンタ１３において、クロック信号ＰＳ０の立ち上がりのレベル変化が計数され、当該計数による各ビットのキャリの発生に応じて、クロック信号ＰＳ０の立ち上がりのレベル変化に同期した、所定周波数を有するキャリ信号ＣＴ１〜キャリ信号ＣＴｎが各ビットごとに生成される。 - 特許庁

To obtain a test circuit for a clock generating circuit that can perform sampling accurately equivalent to modulation cycles to shorten a measurement period and conduct an accurate function test of down-spread control as one modulating function of a spectrum spread clock generator (SSCG) by accurately testing a center frequency.例文帳に追加

正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得る。 - 特許庁

During a resistance welding work, an inverter 10 is switching-controlled in a secondary current peak value mode according to a welding current detecting signal E_W given from the welding current detecting circuit 30 and a clock signal CK of an inverter frequency (e.g., 5 kHz) given from a clock circuit 34.例文帳に追加

そして、通電時間中は、溶接電流検出回路３０より与えられる溶接電流検出信号Ｅ_Wとクロック回路３４より与えられるインバータ周波数（たとえば５ｋＨｚ）のクロック信号ＣＫとに応じて、二次側電流ピーク値方式でインバータ１０をスイッチング制御する。 - 特許庁

The image forming apparatus is provided with a means for setting the clock frequency of the operational clock of a CPU (central processing unit) constituting the image forming apparatus depending on the connecting situation of an optional unit for expanding the function with respect to the image forming apparatus.例文帳に追加

当該画像形成装置を構成するＣＰＵ（中央処理装置）の動作クロックのクロック周波数を、当該画像形成装置に対する機能拡張用オプション装置の接続状況に応じて設定するクロック周波数設定手段を備えることを特徴とする画像形成装置。 - 特許庁

Then D latches 1 and 2 latches data signals D1' and D2' in synchronism with leading and trailing edges of the frequency- divided clock signal CK1, and D latche 3 and 4 latch data signals D3' and D4' in synchronism with leading and trailing edges of the phase-shifted clock signal CK2.例文帳に追加

そして、Ｄラッチ１，２は、分周クロック信号ＣＫ１の立上がりエッジ，立下がりエッジに夫々同期してデータ信号Ｄ１′，Ｄ２′をラッチし、Ｄラッチ３，４は、位相クロック信号ＣＫ２の立上がりエッジ，立下がりエッジに夫々同期してデータ信号Ｄ３′，Ｄ４′をラッチする。 - 特許庁

The drive signal generators change respective time lengths of the excitation drive signals, by an excitation frequency that is a fraction of a clock signal in a system clock oscillator, that is under the control of a null bias regulation circuit 30 in a controller 28, so as to generate the excitation drive signals having different time widths.例文帳に追加

駆動信号発生器は、コントローラ２８中のヌル・バイアス調整回路３０の制御の下で、システム・クロック発振器のクロック周波数の端数である励起周波数によって励起駆動信号のそれぞれの時間長を変化させて、異なる時間幅を有する励起駆動信号を発生する。 - 特許庁

A clock recovery apparatus 1 for generating a recovered clock CK1 for data reception from received data D1 includes: an oscillator 21 which generates a first signal S1 having a predetermined frequency and synchronized with the received data; and an oscillator 22 which is connected in series to the oscillator 21 and generates a signal S1 having a predetermined frequency and synchronized with the signal S1 as the recovered clock CK1.例文帳に追加

クロック再生装置１は、受信データＤ１からデータ受信用の再生クロックＣＫ１を得るものであって、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１を出力する発振器２１と、発振器２１に直列に接続され、信号Ｓ１のレベルが所定のレベルである場合に、信号Ｓ１に同期した所定周波数の信号Ｓ１を再生クロックＣＫ１として出力する発振器２２とを備える。 - 特許庁

A system controller 28 sets an optimum system clock frequency on the basis of the kind and the physical characteristics of an optical disk 10 mounted on the optical disk drive and a recording/reproduction command transmitted from a host computer, and changes a frequency dividing ratio in a dividing part.例文帳に追加

システムコントローラ２８は、光ディスク装置に装着される光ディスク１０の種類や物理的特性並びにホストコンピュータから送信される記録／再生コマンドに基づき最適なシステムクロック周波数を設定し、分周部での分周比を変化させる。 - 特許庁

To provide a synchronizing device which has high-speed frequency pull-in and low jitter properties without erroneous lock for an NRZ data signal of a predetermined fixed transmission rate and is capable of reproducing a clock and data over a wide allowable oscillation frequency range of a local oscillator.例文帳に追加

予め定められた固定伝送レートのNRZデータ信号に対して高速で誤ロックのない周波数引込みと低ジッター特性を有し、かつ広い局部発振器の許容発振周波数範囲を有するクロックとデータの再生が可能な同期装置を提供する。 - 特許庁

To provide a radio communication system wherein, even when radio transmission is executed from a plurality of transmission terminal devices, a reception terminal device can execute frequency adjustment in response to a clock frequency of each transmission terminal device without using a preamble.例文帳に追加

複数の送信端末装置から無線送信が行なわれる場合であっても、受信端末装置は、プリアンブルを用いずに、各々の送信端末装置のクロック周波数に応じた周波数調整を行なうことが可能な無線通信システムを提供すること。 - 特許庁

To provide a matrix type display device in which the frequency and the phase of a sampling clock given to an A/D converter circuit are automatically adjustable to an optimum frequency and an optimum phase corresponding to the kind of an input image signal.例文帳に追加

この発明は、Ａ／Ｄ変換回路に与えるサンプリングクロックの周波数および位相を、入力映像信号の種類に応じた最適な周波数および位相に自動的に調整することができるマトリクス型ディスプレイ装置を提供することを目的とする。 - 特許庁

The receiver 50 includes an A/D converter 51 for converting a received analog signal into a received digital signal; a clock generator 52 for supplying a signal relating to a sampling frequency of A/D conversion to the A/D converter; and a control unit 53 for changing the sampling frequency.例文帳に追加

受信機５０は、受信アナログ信号を受信デジタル信号へ変換するＡＤ変換器５１と、ＡＤ変換器にＡＤ変換のサンプリング周波数に係る信号を供給するクロック・ジェネレータ５２と、サンプリング周波数を変更する制御部５３とを備える。 - 特許庁

A carrier wave control circuit 112 selects a frequency with comparatively low interference against the carried wave from a variable range of carrier wave signals and controls the clock transmission circuit 113 so as to use a carrier wave signal of the frequency.例文帳に追加

搬送波制御回路１１２は、検出された周波数に対する干渉が比較的小さい周波数を搬送波信号の可変範囲内から選定し、その周波数の搬送波信号信号を使用するようにクロック送信回路１１３を制御する。 - 特許庁

Each of the slave devices 12 receives the synchronous packet, calculates the difference between a cumulative time stamp value To of the master device 11 and a cumulative time stamp value Ti of the slave device 12 itself, and adjusts the frequency of a variable frequency clock source 20 according to the difference (To-Ti).例文帳に追加

スレーブ装置１２は、上記同期パケットを受信し、マスター装置１１の累計タイムスタンプ値Ｔｏとスレーブ装置１２自身の累計タイムスタンプ値Ｔｉとの差分を算出し、差分（Ｔｏ−Ｔｉ）に応じて、周波数可変クロック源２０の周波数を調整する。 - 特許庁

A signal of a carrier wave section is extracted from the wobble signal Swb detected in a wobble signal detection circuit 28c by a BPF circuit f1 having a center frequency near a fundamental frequency of the carrier wave section, and a clock signal Stim is produced by a PLL circuit f2.例文帳に追加

搬送波部の基本周波数近傍の中心周波数を有するＢＰＦ回路ｆ１により、ウォブル信号検出回路２８ｃで検出されたウォブル信号Ｓwbから搬送波部の信号を抽出し、ＰＬＬ回路ｆ２によりクロック信号Ｓtimを生成する。 - 特許庁

To provide a technology that each terminal receives a radio wave including a reference frequency signal and absorbs a delay variation based on a clock signal generated in synchronization with the reference frequency signal, in a digital communication network of packet type in which numerous transmission/reception terminals are connected.例文帳に追加

多数の送受信端末が接続されたパケット型のディジタル通信網において、各端末が基準周波数信号を含んだ電波を受信し、これに同期して生成したクロック信号を基準として遅延揺らぎを吸収する技術を提供すること。 - 特許庁

A counter 21 gives the count of the signals from the comparator 20 to a CPU 10, and the CPU 10 uses a changeover device 6 to control the phase of the sampling clock and selects a switch 14 of a frequency correction circuit 11 depending on the count to control the frequency characteristic of the input video signal.例文帳に追加

カウンタ２１はこの信号のカウント値をＣＰＵ１０に与え、ＣＰＵ１０は切替器６によりサンプリングクロックの位相を制御し、カウント値に応じて周波数補正回路１１のスイッチ１４を切替えて入力映像信号の周波数特性を制御する。 - 特許庁

A phase locked loop oscillator, consisting of a phase comparator circuit 140, a voltage controlled oscillator(VCO) circuit 150 and a frequency divider circuit 160, has the frequency divider circuit 160 and the VCO circuit 150 produce an in-device frame signal 240 and an in-device clock signal 250.例文帳に追加

位相比較回路１４０，電圧制御発振（ＶＣＯ）回路１５０及び分周回路１６０からなる位相同期発振器は、分周回路１６０及びＶＣＯ回路１５０から装置内フレーム信号２４０及び装置内クロック信号２５０を生じる。 - 特許庁

Then, the difference 501 between the received OH phase of burst data and its expected reception phase is detected by an OH detection timing generation circuit 7, and the duty of the frequency dividing clock 402 of the frequency dividing circuit 9-3 is controlled according to the difference by a duty adjustment circuit 13.例文帳に追加

そして、ＯＨ検出タイミング生成回路７にてバーストデータの受信ＯＨ位相と、その受信期待位相との差５０１を検出し、この差に応じてデューティ調整回路１３で分周回路９−３の分周クロック４０２のデューティを制御する。 - 特許庁

When a code amount am0 is less than a set code amount TGT at which radiation interference can be allowable, the code amount am0 is compared with thresholds AM0 to AM2 and a clock frequency is changed to a lower frequency according to the code amount am0.例文帳に追加

符号量ａｍ０が輻射妨害を許容できるもの以下にできる設定符号量ＴＧＴ以下の場合には、符号量ａｍ０がしきい値ＡＭ０〜ＡＭ２と比較され、符号量ａｍ０に応じてクロック周波数がより低いものに変更される。 - 特許庁

The video display device has a memory means storing two or more pieces of viewing angle adjustment data, such as a scan conversion rate and sampling clock frequency set by a user with respect to a combination of the same horizontal/vertical synchronization frequency, like WXGA and XGA, in the video signals.例文帳に追加

映像信号でＷＸＧＡとＸＧＡのような同一の水平/垂直同期周波数の組み合わせに対し、ユーザーが設定したスキャン変換率やサンプリングクロック周波数などの画角調整データを２つ以上記憶するメモリ装置を有する。 - 特許庁

To prevent the problem of the prior techniques to adjust a processor's operating voltage in which: a user is allowed to modify a core clock frequency of a multiprocessor for each processor, which can result in operating voltage and core frequency combinations, common to all processors, that can harm or otherwise cause unreliable operation of the processor.例文帳に追加

マルチプロセッサのコアクロック周波数をプロセッサ毎に変更できるので、全てのプロセッサに共通な動作電圧とコア周波数との組み合わせによってはプロセッサの損傷あるいはプロセッサの動作の信頼性低下を引き起こしうることを防止する。 - 特許庁

A measurement means of analog electronic clock receives external start signal via a motor coil (step S2) and then measures an oscillation frequency from an oscillation unit and an oscillation frequency from a temperature sensing oscillation unit (steps S3 and S4) based on an external reference signal.例文帳に追加

アナログ電子時計の計測手段は、外部からのスタート信号をモータコイルを介して受信した後（ステップＳ２）、外部からの基準信号に基づいて、発振ユニットからの発振周波数と、感温発振ユニットからの発振周波数とを計測する（ステップＳ３、Ｓ４）。 - 特許庁

The intermittent drive output A of an intermittent drive circuit 4 is the logical product of the inverted signal of the frequency-divided-by-256 signal of the clock signal of an oscillator 8 and its frequency-divided-by-512 signal, becomes active only during that period, and activates an AC rectangular current impression circuit 3.例文帳に追加

間欠駆動回路４の間欠駆動出力Ａは、発振器８のクロック信号の２５６分周信号の反転信号と５１２分周信号の論理積であり、その区間だけアクティブとなり、交流矩形波電流印加回路３を活性化する。 - 特許庁

The output light of the first mode synchronizing semiconductor laser 1 is injected into a second mode synchronizing semiconductor laser 2 performing a passive mode synchronization with a repeatation frequency and a center wavelength λ0 roughly equal to the clock frequency of its output light via an optical attenuator 13.例文帳に追加

第１のモード同期半導体レーザ１の出力光を、そのクロック周波数のほぼ同一の繰り返し周波数及び中心波長λ0 で受動モード同期を行っている第２のモード同期半導体レーザ２に光減衰器１３を経由して注入する。 - 特許庁

To lower a radiating noise level steadily and reduce a variation in noises caused by adverse effect of frequency diffusion and an apparent image noise in a system, in which a frequency diffusion clock is used as an image process operation of an output of a CCD line sensor.例文帳に追加

ＣＣＤラインセンサ出力の画像処理動作に周波数拡散クロックを用いる装置において、安定的に放射ノイズレベルを低減させ、周波数拡散の副作用として画像に現れるノイズのばらつきをなくし、見かけ上の画像ノイズの低減化を図る。 - 特許庁

The circuit (18) comprises a signal generator (20) generating a variable signal arranged to vary the variable signal in order to form a signal waveform as the time elapses, and an oscillator (22) for modulating the frequency of a clock signal according to a frequency modulation waveform by forming a clock signal using the variable signal.例文帳に追加

本発明の回路（１８）は、可変信号を生成する信号発生器であって、時間の経過とともに信号波形を形成するために可変信号を変化させるように構成されている、信号発生器（２０）と、可変信号を用いてクロック信号を生成することにより、周波数変調波形に従ってクロック信号の周波数を変調させる発振器（２２）を備える。 - 特許庁

Clock signals for generating the random number output from a clock signal output circuit provided in the random number circuit are frequency-divided in a frequency divider circuit provided in a monitoring circuit and then input to a reset IC with a watchdog, and when a timer value in a watchdog circuit reaches a final value and timeout comes, abnormality signals are turned to an on state, output and input to the microcomputer for game control.例文帳に追加

また、乱数回路が備えるクロック信号出力回路から出力される乱数生成用のクロック信号を、監視回路が備える分周回路にて分周した後にウォッチドッグ付リセットＩＣに入力し、ウォッチドッグ回路におけるタイマ値が最終値に達してタイムアウトすると、異常信号をオン状態として出力し、遊技制御用マイクロコンピュータに入力させる。 - 特許庁

In this image forming device, temperature in a color printer is measured by a temperature sensor 1005, and a controller 1000 allows video clock frequency varying means 91k to 91y to vary clock frequency supplied to each image forming part in accordance with the measured temperature in the color printer and image magnification correcting information corresponding to the temperature stored in a non-volatile memory 1004.例文帳に追加

温度センサ１００５によりカラープリンタ内の温度を測定し、該測定したカラープリンタ内の温度と不揮発性メモリ１００４に格納される温度に対応した画像倍率補正情報とに応じて各画像形成部に供給されるクロック周波数をコントローラ１０００がビデオクロック周波数可変手段９１ｋ〜９１ｙにより可変させる構成を特徴とする。 - 特許庁

Line layout is arranged so that any of a second logic signal line for transmitting a second logic signal having a frequency component with a lower frequency than the first logic signal, a logic power source line for supplying power supply voltage to the logic circuit or a logic ground line are adjacent to each other along clock line for transmitting a clock and a first logic signal line for transmitting a first logic signal.例文帳に追加

クロックを伝送するクロック配線および第１のロジック信号を伝送する第１のロジック信号配線に沿って、第１のロジック信号よりも低周波の周波数成分をもつ第２のロジック信号を伝送する第２のロジック信号配線、ロジック回路に電源電圧を供給するロジック電源配線、または、ロジックグランド配線のいずれかが隣接するように配線レイアウトする。 - 特許庁