「clock frequency」に関連した英語例文の一覧と使い方(73ページ目) - Weblio英語例文検索

A charge pump circuit 310 boosts power source voltage Vdd based on the clock signal OSCK of a supplied frequency Ha, and boosts gently boosting voltage HV from power source voltage.例文帳に追加

チャージポンプ回路３１０は、供給された周波数Ｈａのクロック信号ＯＳＣＫに基づいて電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを電源電圧から緩やかに上昇させる。 - 特許庁

When the frequency error is larger than a designated error, a clock supply control circuit 117 stops clocks to the phase comparator 112, the adaptive equalizer 118 and the viterbi decoder 110 at least.例文帳に追加

クロック供給制御回路１１７は前記周波数誤差が指定誤差よりも大きい場合、少なくとも位相比較器１１２、適応等化器１１８及びビタビ復号器１１０へのクロックを停止する。 - 特許庁

Digital modulation signals selected from a signal received by an antenna at a prescribed frequency band are obtained, and a plurality of clock control means generates sampling timings from the obtained signals.例文帳に追加

アンテナにより受信した受信信号から所定の周波数帯を選局し複数のデジタル変調信号を得、この信号から複数のクロック制御手段により複数のサンプリングタイミングを生成する。 - 特許庁

To provide a harmonic analyzer capable of converting measured analog signals into digital data on the basis of a sampling clock having an accurate frequency and stable characteristics and performing highly accurate harmonic analysis.例文帳に追加

正確な周波数で特性が安定したサンプリングクロックに基づき測定アナログ信号をディジタルデータに変換でき、高精度の高調波解析が行える高調波解析装置を提供すること。 - 特許庁

To provide a display device which can hold the precision of fine adjustment at the same level for different kinds of input video signals different in the frequency of a sampling clock.例文帳に追加

この発明は、サンプリングクロックの周波数が異なるような複数種類の入力映像信号に対して、微調整の精度を同レベルにさせることができる表示装置を提供することを目的とする。 - 特許庁

To provide a synchronous circuit capable of surely matching the phase of frequency signals to be a clock with the phase of binary digital signals such as input data signals without the need of pre-adjustment.例文帳に追加

クロックとなる周波数信号の位相と入力データ信号のような二値のディジタル信号の位相とを、事前調整の必要なく確実に合わせることが可能な同期回路を提供する。 - 特許庁

The baseband processing part 7 outputs a data signal DATA and a clock signal CLK after outputting the load permission signal LE and transfers frequency setting data corresponding to the next slot.例文帳に追加

また、ベースバンド処理部７は、ロード許可信号ＬＥを出力した後に、データ信号ＤＡＴＡおよびクロック信号ＣＬＫを出力し、次回のスロットに応じた周波数設定データを転送する。 - 特許庁

As a result, the number of pieces of data to be acquired is reduced for the bitmap data of the omitted spacing part and the frequency of the clock signal for reading the bit map data is lowered.例文帳に追加

その結果、省略した行間部分のビットマップデータの分だけ、取得させるデータ数を少なくすることができ、ビットマップデータ読み込みのためのクロック信号の周波数を低くすることができる。 - 特許庁

When the high-speed operation is requested, high performance is achieved by supplying a clocks signal of the same frequency as that of the reference clock signal supplied to the DLL circuit to the memory module.例文帳に追加

高速動作が要求される場合においては、ＤＬＬ回路に供給するリファレンスクロック信号と同じ周波数のクロック信号をメモリモジュールに供給することで、高いパフォーマンスを達成する。 - 特許庁

To provide an internal clock frequency control circuit that can increase setup/hold margins of commands (instructions) and addresses input from outside a semiconductor device, and the semiconductor device using the same.例文帳に追加

半導体装置の外部から入力されるコマンド（命令）及びアドレスのセットアップ／ホールドマージンを増加させることができる内部クロック周波数制御回路及びこれを利用する半導体装置を提供する。 - 特許庁

To provide a wavelength converter that can attain timing recovery of transmission reception digital signal by automatically producing a clock with a particular frequency adapted to the transmission reception digital signal and to provide a wavelength communication device.例文帳に追加

送受信デジタル信号に適合した特定周波数のクロックを自動的に生成して、送受信デジタルのタイミング再生を可能とした波長変換器および波長多重光通信装置を提供する。 - 特許庁

To provide a servo signal detecting device for detecting a servo signal with high accuracy and in real time even in a clock timing of a feasible, relatively low frequency.例文帳に追加

本発明は、実現可能な比較的低い周波数のクロックタイミングであっても精度よく、しかもリアルタイムでサーボ信号を検出することができるサーボ信号検出装置を提供することを課題とする。 - 特許庁

The occurrence signals of m events, which occur in parallel, are inputted into the parallel input of a parallel-serial conversion register, and the parallel signals are converted into serial signals having clock signals of proper frequency.例文帳に追加

パラレル−シリアル変換レジスタのパラレル入力にパラレルに発生するｍ個の事象発生信号を入力し、このパラレル信号を適宜の周波数のクロック信号でシリアル信号に変換する。 - 特許庁

To provide a semiconductor device capable of improving a degree of freedom in selection of clock frequency and suppressing transfer delay by transferring a signal between asynchronous circuits while preventing the meta-stable influence.例文帳に追加

メタステーブルの影響を防ぎながら非同期回路間で信号を転送し、クロック周波数の選択の自由度を高め、かつ転送遅延を抑制することが可能な半導体装置を提供する。 - 特許庁

To provide a jitter detection circuit lowering the frequency of control clock externally inputting in jitter detection of input data signal and facilitating the change of jitter amplitude value for a detection object.例文帳に追加

入力データ信号のジッタ検出において、外部から入力する制御クロックの周波数を低くすると共に、検出対象とするジッタ振幅値の変更も容易にしたジッタ検出回路を提供する。 - 特許庁

Each of nodes 12-24 (playing units) connected to a LAN network is provided with a storage section that stores synchronization capability information, Fs (sampling clock frequency) management capability information, and common master information or the like.例文帳に追加

ＬＡＮネットワークに接続される１２〜２４等の各ノード（演奏用機器）には、同期能力情報、Ｆｓ（サンプリングクロック周波数）管理能力情報、共通マスタ情報等を記憶する記憶部を設ける。 - 特許庁

Even if the frequency of the clock signal S10 becomes high, since the voltage set by the resistor 43 becomes high while the charging speed of the capacitor 44 becomes high, a period is constant during which the pulse signal S20 becomes "L".例文帳に追加

クロック信号Ｓ１０の周波数が高くなっても、コンデンサ４４の充電速度が速くなるが、抵抗４３で設定する電圧が高くなるので、パルス信号Ｓ２０が“Ｌ”となる期間は一定である。 - 特許庁

An output section 11d executes an output corresponding to the information charge amount by one picture element and an output corresponding to the information charge amount by two picture elements alternately in response to frequency-division reset clock ϕr'.例文帳に追加

出力部１１ｄは、分周リセットクロックφｒ’に応答して１画素分の情報電荷量に応じた出力と２画素分の情報電荷量に応じた出力とを交互に出力する。 - 特許庁

To reduce high-frequency clock noise in an input image signal and in a data signal formed based thereon, in an electro-optical apparatus such as an active-matrix driving type liquid crystal apparatus.例文帳に追加

アクティブマトリクス駆動方式の液晶装置等の電気光学装置において、入力された画像信号中やこれに基づいて生成されるデータ信号中の高周波のクロックノイズの発生を低減する。 - 特許庁

An output section 11d alternately outputs an output according to an information charge quantity for one pixel and an output according to an information charge quantity for two pixels in response to a frequency-division reset clock ϕr'.例文帳に追加

出力部１１ｄは、分周リセットクロックφｒ’に応答して１画素分の情報電荷量に応じた出力と２画素分の情報電荷量に応じた出力とを交互に出力する。 - 特許庁

Modes of these switch circuits are set to either of a normal conduction mode or a clock synchronizing operation mode by a pipeline control circuit (5) in accordance with operation environment such as operation frequency or the like.例文帳に追加

パイプライン制御回路（５）により、動作周波数などの動作環境に応じて、これらのスイッチ回路の状態を、常時導通状態またはクロック同期動作状態のいずれかに設定する。 - 特許庁

A PLL consisting of a phase comparator 6, a loop filter 7, an adder circuit 9 and a variable frequency oscillation circuit 10 generates a clock signal 11 that is phase-locked to a recovered signal 4.例文帳に追加

位相比較回路６、ループフィルタ７、加算回路９、可変周波数発振回路１０により構成されるＰＬＬにより、再生信号４に位相同期したクロック信号１１を発生する。 - 特許庁

To provide a delay fluctuation absorbing method and a packet arrangement adjustment device that can absorb delay fluctuations in a system, where packet data of coded information are transmitted and supply reference time information synchronously with a clock frequency of an encoder to a decoder.例文帳に追加

符号化情報がパケット化されたデータを伝送するシステムにおいて、遅延ゆらぎを吸収するとともに、エンコーダのクロック周波数と同期した基準時刻情報をデコーダに供給する。 - 特許庁

The disk drive calculates the number of used stages of the first delay stage corresponding to one cycle of the found recording frequency and needed for phase adjustment of the sampling clock and non-activates first delay stages that are not used.例文帳に追加

ディスク装置は、求めた記録周波数の１周期分に対応し、サンプリングクロックの位相調整に必要な第１遅延段の使用段数を求め、使用しない第１遅延段を非活性化する。 - 特許庁

The liquid crystal display controller is provided with a register for setting a frequency dividing ratio of an original clock and the number of clocks of one scanning period and is so constituted that a set value can be inputted to the register from the outside.例文帳に追加

本発明の液晶表示制御装置は、原クロックの分周比、および１走査期間のクロック数を設定するためのレジスタを設け、そのレジスタに外部から設定値を入力できるようにした。 - 特許庁

As a result, a high frequency noise component superimposed on the analog input signal Vin is cancelled by passing the delay pulse Pin through the delay units 2 within one period of a clock CK.例文帳に追加

この結果、アナログ入力信号Ｖｉｎに重畳された高周波ノイズ成分は、クロックＣＫの一周期内に遅延パルスＰｉｎが複数の遅延ユニット２を通過することにより相殺される。 - 特許庁

The image reader that reads an image on an original is configured to spread a frequency of the clock signal related to an image data signal at a spread degree different from circuit blocks 1-N.例文帳に追加

原稿上の画像を読み取る画像読み取り装置において、画像データ信号に係わるクロック信号の周波数を回路ブロック−１〜Ｎごとに異なる拡散度で拡散させる構成にした。 - 特許庁

To reduce occurrence of clock noise etc. of high frequency in an image signal under the conditions that the number of image signals increase in accordance with the increase of the number of phase development in an electrooptical device of active matrix driving system.例文帳に追加

アクティブマトリクス駆動方式の電気光学装置において、相展開数の増加による画像信号線の増加という条件下で、画像信号中の高周波のクロックノイズ等の発生を低減する。 - 特許庁

Then, the CPU circuit 13 judges a suitable frequency of the clock signal CLK input to the external memory 210 on the basis of relation between the various conditions and the existence/absence of an output error.例文帳に追加

そして、ＣＰＵ回路１３は、上記種々の条件と上記出力エラーの有無との関係に基づいて、外部メモリ２１０に入力されるクロック信号ＣＬＫの適切な周波数を判定する。 - 特許庁

The delay control circuit samples the outputted delay signal in response to a transition of a second clock signal having twice a frequency of the first clock signal, and controls the delay circuit based upon the sampled value so that the outputted delay signal has an increased/decreased delay time.例文帳に追加

前記遅延制御回路は前記第１クロック信号の２倍の周波数を有する第２クロック信号の遷移に応答して前記出力された遅延信号をサンプリングし、前記出力された遅延信号が増加／減少した遅延時間を有するように前記サンプリングされた値によって前記遅延回路を制御する。 - 特許庁

The up/down counter 10, a D/A conversion circuit 14, and a voltage comparator 15 constitute an integrating circuit for the DC voltage V7, and the clock switching circuit 18 is controlled by a voltage value V12 resulting from comparison of DC voltages V7 and V11 to switch the frequency of the reference clock to the up/down counter 5.例文帳に追加

アップ・ダウンカウンタ１０、Ｄ/Ａ変換回路１４及び電圧比較器１５は、直流電圧Ｖ７に対する積分回路を構成し、この直流電圧Ｖ７及びＶ１１を比較した電圧値Ｖ１２により、クロック切換回路１８が制御され、アップ・ダウンカウンタ５の基準クロックの周波数が切り換えられる。 - 特許庁

In this case, since the center frequency of the BPF circuit f1 and the phase of the clock signal Stim are respectively adjusted in accordance with a linear velocity of the rotation of the optical disk, the accuracy of the clock signal supplied to the demodulation signal producing circuit 28g is improved, and the phase modulation wave section is accurately phase-demodulated.例文帳に追加

この場合には、光ディスクの回転の線速度に応じて、ＢＰＦ回路ｆ１の中心周波数及びクロック信号Ｓtimの位相が、それぞれ調整されるため、復調信号生成回路２８ｇに供給されるクロック信号の精度が向上し、位相変調波部が精度良く位相復調される。 - 特許庁

To provide a frequency division clock communication method where deterioration in clock waveform can be reduced and to provide a communication apparatus there a limit of device selection attended with the propriety of a PLL mounted on the unit is relaxed, a timing design including dispersion in a chopper circuit due to power supply/temperature fluctuations is facilitated and employing inexpensive devices with low power consumption can reduce the cost of the communication unit.例文帳に追加

クロックの波形劣化を低減する分周クロック通信方法で、ＰＬＬの塔載可否に伴うデバイス選択制限、およびチョッパ回路での電源/温度バラツキも含めたタイミング設計を容易にし、さらに安価で低消費電力のデバイスを用いることで通信装置の価格を低減すること。 - 特許庁

In the master CPU and the slave CPU that are cascadingly connected to each other, in order to calculate a clock frequency (or period) of the oscillation circuit on the target CPU side, a predetermined time transmitted from the other CPU connected to the target CPU is counted by the clock signal of the target CPU.例文帳に追加

カスケード接続されるマスターＣＰＵおよびスレーブＣＰＵにおいて、対象とするＣＰＵ側の発振回路のクロック周波数（又は周期）の算出において、対象ＣＰＵに接続された他のＣＰＵから送られた予め決められた所定時間を、その対象ＣＰＵのクロック信号でカウントする。 - 特許庁

To enable a controller to be used widely with respect to clock signals whose frequencies are different by making the supplying period of a display signal to display element of a display panel based on control signals which are generated in the controller so as not to be reduced by the increase of the frequency of a clock signal.例文帳に追加

コントローラにおいて生成される制御信号に基づく表示パネルの表示素子への表示信号供給期間がクロック信号の周波数の増加によって減少しないようにして、コントローラを異なる周波数のクロック信号に対して汎用的に用いることができるように提供する。 - 特許庁

The frequency of the system clock outputted from a 27 MHz clock control circuit 226 being a reference of a decoder LSI 224 is fine-adjusted so that a data residual amount is within a reference range in response to a state that a data residual amount of an FIFO memory 222 provided to a pre- stage of the decoder LSI 224 is increased/decreased.例文帳に追加

デコーダＬＳＩ２２４の前段に設けたＦＩＦＯメモリ２２２のデータ残量が増減する状況に応じて、データ残量が基準範囲内となるように、デコーダＬＳＩ２２４の基準となる２７ＭＨｚクロックコントロール回路２２６から出力されるシステムクロックの周波数を微調整する。 - 特許庁

The clock is supplied to a digital circuit block 102 in a state of changing a frequency step-by-step while taking a specific period when a mode is transferred from a low power consumption mode to a regular operation mode, or in reverse, whereby a sudden change of the power source current caused by the ON/OFF of the clock is reduced, which reduces the noise generation.例文帳に追加

低消費電力モードから通常動作モード、あるいはその逆に移行する際、所定の期間をかけて、段階的に周波数を変化させながらクロックをディジタル回路ブロック１０２へ供給することで、クロックＯＮ／ＯＦＦ時に起因する急激な電源電流変化を押さえ、発生ノイズの低減を図る。 - 特許庁

In this case, output from the output of the memory control units 501-504 to that of the image editing processor 506 operates by a single mode clock, frequency conversion to the succeeding final clock is made by using FIFOs 520-527, and LDs are turned on/off at ON/OFF control units 512-515, and emission data for detecting synchronization are given.例文帳に追加

その際、メモリコントロール部５０１〜５０４の出力から、画像編集処理部５０６の出力までは単一ＣＬＫで動作し、ＦＩＦＯ５２０〜５２７を用いて以降の最終クロックへの周波数変換を行い、ＯＮ／ＯＦＦ制御部５１２〜５１５においてＬＤのＯＮ／ＯＦＦ、同期検出用の発光データの付与が行われる。 - 特許庁

Even when wiring a counter clock or a gate signal to be used for count processing for A/D conversion to the A/D conversion processing section, a device to reduce the frequency of the counter clock or the gate signal can also be easily adopted, thereby easily reducing the problem of noise or power consumption caused by laying wiring around.例文帳に追加

ＡＤ変換用のカウント処理に使用されるカウンタクロックやゲート信号をＡＤ変換処理部まで配線する場合でも、カウンタクロックやゲート信号の周波数を低くする仕組みを採ることが容易であり、この配線の引回しに起因した雑音や消費電力の問題を低減することが容易に実現できる。 - 特許庁

An information reproducing device is provided with a means detecting the phase difference between a reproduction signal and a reproduction clock signal, a PLL circuit adjusting the frequency of the reproduction clock signal so as to cancel the detected phase difference, and a means detecting the state of the PLL circuit, and the information reproducer adjusts the loop gain of the PLL circuit in accordance with the detected state.例文帳に追加

再生信号と再生クロック信号との位相差を検出する手段と、検出された位相差を打ち消すように前記再生クロック信号の周波数を調整するＰＬＬ回路と、ＰＬＬ回路の状態を検出する手段とを含み、検出された状態に応じてＰＬＬ回路のループゲインを調整する。 - 特許庁

A range of control voltages on the basis of a clock of a highly stable oscillator is stored in advance, a control value (control voltage value) synchronously controlled with the reference clock is written periodically to a memory and a range of a control voltage corresponding to a determined frequency control range is corrected on the basis of the control value.例文帳に追加

本発明では、予め高安定発振器のクロックに基づく制御電圧範囲を保持しておき、基準クロックと同期制御する制御値（制御電圧値）を定期的にメモリに書き込み、この制御値に基づき、定められた周波数制御範囲に対応する制御電圧の範囲を補正する。 - 特許庁

One part of this clock optical pulse train 23 is extracted by an optical coupler 11 and is incident in the gate 3 via an optical delay device 13, a light amplifier 4 and the coupler 11 to change the transmissivity of the gate 3 and the pulse train 22, which enters the laser 2 is modulated in intensity in a divided clock frequency.例文帳に追加

このクロック光パルス列の一部を光カプラ１１によって取りだし、光遅延器１３、光増幅器４、光カプラ１２を介して光ゲート３に入射して光ゲート３の透過率を変化させ、第２のモード同期半導体レーザ２に入射される光パルス列２２を分周されたクロック周波数で強度変調する。 - 特許庁

To provide a start-stop synchronized type data communication circuit with which a communication rate is automatically set in accordance with a start bit received from a communication opposite party, setting in a baud rate select register is enabled, even when the frequency of a system clock for calculating a baud rate clock is unrecognized and also a wide range of communication rate is supported.例文帳に追加

通信相手から受信するスタート・ビットに応じて、通信レートを自動設定することができ、またボーレート・クロックを算出するシステム・クロックの周波数が未知の場合においても、ボーレート・セレクト・レジスタへの設定が可能で、しかも広い範囲の通信レートをサポートできる調歩同期式データ通信回路を提供する。 - 特許庁

This signal processing system is provided with a processor for writing data processed based on a clock signal in a buffer for storing and outputting written data, and for changing the frequency of a clock signal to be supplied to the processor according to the data quantity held by the buffer.例文帳に追加

本発明による信号処理システムは、書き込まれたデータを保持して出力するバッファに対し、クロック信号に基づいて処理したデータを当該バッファに書き込むとともに、バッファが保持しているデータ量に応じて当該プロセッサに供給されるクロック信号の周波数を変更するプロセッサを備える。 - 特許庁

The built-in clock (RTC) of the history recording device counts frequency divided pulses of the clock in total from the time point of power-on and provides the pulses as first time, which also counts public time shown in a general unit such as year, month, day, hour, second and provides the time as second time.例文帳に追加

履歴記録装置の内蔵時計（ＲＴＣ）は、該時計のクロックの分周パルスを電源投入時点から通算して計数し、これを第一の時刻として提供すると共に、一般的な年月日時分秒等の単位で示される公共的な時刻も計時し、これを第二の時刻として提供する。 - 特許庁