「clock frequency」に関連した英語例文の一覧と使い方(74ページ目) - Weblio英語例文検索

In a terminal station device 10, a multiple clock of a frequency higher than a master clock of a reference time of a whole subscriber device is generated and a phase difference from an expected phase corresponding to the number of multiple clocks is detected as phase difference information for every TDMA burst frame in an upstream direction from each terminal device 12.例文帳に追加

端局装置で、加入者装置全体の基準タイミングとなるマスタクロックより周波数の高い逓倍クロックを生成し、各終端装置からの上り方向のＴＤＭＡバーストフレームごとに、逓倍クロックのクロック数分に対応する期待位相からの位相差を位相差情報として検出する。 - 特許庁

Even when wiring for a counter clock and a gate signal used for the AD conversion count processing is wired up to the AD conversion processing section, it is easy to adopt a contrivance for lowering the frequency of the counter clock and the gate signal, and problems of noise and power consumption caused by the wiring of the wires can easily be reduced.例文帳に追加

ＡＤ変換用のカウント処理に使用されるカウンタクロックやゲート信号をＡＤ変換処理部まで配線する場合でも、カウンタクロックやゲート信号の周波数を低くする仕組みを採ることが容易であり、この配線の引回しに起因した雑音や消費電力の問題を低減することが容易に実現できる。 - 特許庁

In the pseudo lock state when the ratio of the data rate to the clock frequency is m : n (wherein m ≠ 1), a clock signal delayed for a prescribed time by a buffer 171 can take any value of (0) and (1) in order to prevent a meta-stable state in a leading edge of a data signal received by an out of period detection section 102.例文帳に追加

データレートとクロック周波数の比がｍ：ｎで、ｍが１でない場合の擬似ロック状態にあるとき、周期ずれ検出部１０２に入力されるデータ信号の立ち上がりエッジにおいて、メタステーブルを防ぐために、バッファ１７１によって所定時間遅延されたクロック信号は、（０）と（１）とのいずれの値もとりうる。 - 特許庁

In this incremental signal processing method and incremental signal processor, a frequency of a drive clock signal 5 driving a 2-reading circuit section 1 is changed in response to a rotating speed of an incremental signal 3 to drive the 2-reading circuit section 1 with an optimum drive clock signal from a low speed to a high speed so as to conduct two-reading with high accuracy.例文帳に追加

本発明によるインクリメンタル信号処理方法及び装置は、インクリメンタル信号(3)の回転速度に応じて２度読み回路部(1)を駆動する駆動用クロック信号(5)の周波数を変えることにより、低速から高速まで最適な駆動用クロック信号(5)で駆動して高精度の２度読みを行う構成である。 - 特許庁

A time measuring block 39 counts a clock having higher frequency than a dot clock in a section from the synchronization detecting point of time of a preceding beam till the synchronization detecting point of time of a succeeding beam out of a plurality of light beams detected by a photodetector 25, and the writing start points of time of the respective beams are decided based on the counted value.例文帳に追加

時間計測ブロック３９は光検出器２５により検知された複数の光ビームの先行ビームの同期検知時点から後続ビームの同期検知時点までの区間においてドットクロックより高い周波数のクロックをカウントし、カウント値に基づいて各ビームの書き込む開始時点を決定する。 - 特許庁

A second dot clock whose logic level is changed in each allowed minimum interval from a high frequency clock is formed according to information of the predetermined allowable minimum interval and when the significant edge is detected, the phase is corrected so that the allowable minimum interval of a logic level interval may be secured, before and after the detection.例文帳に追加

また、予め設定されている許容最小期間の情報に応じ、高周波クロックから、許容最小期間毎に論理レベルが変化する第２のドットクロックを形成すると共に、上述の有意エッジの検出時に、この検出前後でも、論理レベル期間の許容最小期間を確保するように位相を修正する。 - 特許庁

To provide a data recovery method and data recovery circuit in which data is accurately restored using an independent clock at or below clock frequency of the input data, without allowing clocks contained in inputted data to be recovered, under less influence of jitter even if jitter is contained in the input data.例文帳に追加

入力されたデータに含まれるクロックを復元することなく、そのクロックよりも周波数が同等以下の、独立したクロックでデータを正確に復元することが可能で、たとえ入力されたデータにジッタが生じても、そのジッタによる影響を受けることが少ないデータリカバリ方法およびデータリカバリ回路。 - 特許庁

The image processor comprises a solid state imaging element, a signal processing section for processing an output from the solid state imaging element based on an inputted system clock signal and delivering an image signal, and a means for informing a user of the frequency of the system clock signal inputted to the signal processing section to the solid state image sensor such that it corresponds to the system clock signal of a plurality of frequencies.例文帳に追加

固体撮像素子と、システムクロック信号が入力され、該システムクロック信号に基づいて前記固体撮像素子の出力を信号処理し、画像信号として出力する信号処理部と、複数の周波数のシステムクロック信号に対応するように、前記信号処理部に入力したシステムクロック信号の周波数を前記固体撮像素子に通知する手段と、を備えたものである。 - 特許庁

The clock signal generation circuit 11 outputs two kinds of clock signals with different phases by connecting the odd-numbered logic inverting circuits in series, inputs each of the clock signals in separate phase comparators 13, 14 to compare the phases, and outputs the phase comparison output signal, and the frequency comparator 15 compares the frequencies based on each phase comparison output signal in the first and second phase comparators 13, 14.例文帳に追加

クロック信号生成回路１１は奇数個の論理反転回路を直列につないで位相の異なる２種のクロック信号を出力し、それぞれを別々の位相比較器１３，１４に入力して位相を比較して位相比較出力信号を出力し、周波数比較器１５は第１及び第２の位相比較器１３，１４における各位相比較出力信に基づいて周波数を比較する。 - 特許庁

A comparator 21 converts an analog modulated wave signal Sm from a modulated wave generating circuit 16 into a digital signal Sd and outputs it, a counter 22 counts cycles of a clock signal So outputted from the clock generating circuit according to the digital signal Sd, and a comparing circuit 25 compares the count value with a specification of the center frequency of the clock signal So set in a specification memory 24.例文帳に追加

コンパレータ２１で変調波生成回路１６からのアナログ変調波信号Ｓｍをデジタル信号Ｓｄに変換して出力し、該デジタル信号Ｓｄに応じて、カウンタ２２でクロック生成回路２から出力されたクロック信号Ｓｏの周期のカウントを行い、該カウント値とあらかじめ規格値メモリ２４に設定されたクロック信号Ｓｏの中心周波数の規格値とを比較回路２５で比較するようにした。 - 特許庁

A rotation synchronizing signal synchronizing accurately with rotation of the disk is obtained by a disk rotation means 124 rotating the disk, an information playback means 121 playing back information already recorded in the disk and outputting an information playback signal, a clock generating means 102 generating a demodulation clock, and a PLL circuit operated so that a frequency dividing signal of the demodulation clock is phase-synchronized with a FG signal.例文帳に追加

ディスクを回転させるディスク回転手段１２４と、ディスクに既記録されている情報を再生し情報再生信号を出力する情報再生手段１２１と、復調クロックを生成するクロック生成手段１０２と、復調クロックの分周信号がＦＧ信号と位相同期するよう動作するＰＬＬ回路１０７とによってディスク回転に正確に同期した回転同期信号を得る。 - 特許庁

Then, plural edge trigger signals are generated from the input clock signals, and the cycles of the edge trigger signals are made equal to the 2m cycles of the input clock signals, and the rising edge and falling edge of any edge trigger signal is turned to the rising edge and falling edge of one of the input clock signals by using the noninteger frequency dividing devise.例文帳に追加

そして、非整数周波数分割装置が、複数個のクロック信号エッジトリガ生成回路を用いて、入力クロック信号により複数個のエッジトリガ信号を生成して、エッジトリガ信号の周期は入力クロック信号の２ｍ個の周期に等しく、どのエッジトリガ信号の立上りエッジおよび立下りエッジでも、入力クロック信号の中の一つの立上りエッジおよび立下りエッジに同調する。 - 特許庁

To provide an optimum modulation waveform generating apparatus and method for reducing clock noise, a clock noise reduction apparatus for modulating a clock frequency by an optimum modulation waveform, a spectrum analysis apparatus, a computer program for calculating an optimum modulation waveform, and a computer-readable storage medium with the computer program stored, wherein the optimum modulation waveform can easily be obtained through calculation.例文帳に追加

クロックシステムのクロックノイズを低減する最適変調波形生成装置および方法，その最適変調波形によりクロック周波数を変調するクロックノイズ低減装置，スペクトル解析装置および最適変調波形を算出するコンピュータプログラムおよびそのコンピュータプログラムを格納したコンピュータ読み取り可能な記憶媒体に関するもので最適な変調波形を容易に計算で求めることを可能にする。 - 特許庁

To provide a phase interpolation device which operates normally even when one of two input clock signals having the same frequency and different phases changes in phase halfway or even when the two input clock signals have full amplitudes between a power supply voltage and a ground voltage during generation of a phase interpolation signal having a phase adjusted within a range between the different phases from the two input clock signals.例文帳に追加

同じ周波数と異なる位相を有する２つの入力クロック信号から、これら異なる位相の間の範囲で調節した位相を有する位相補間信号を生成するにあたって、一方の入力クロック信号の位相が途中で切り替わった場合でも、２つの入力クロック信号が電源電圧およびグランド電圧の間でフルに振幅する場合でも、正常に動作する位相補間装置を提供する。 - 特許庁

A frequency diffusion information generation circuit 90 is provided; sine waves are generated from phase error information and frequency diffusion information outputted from a digital LPF 8 by a second DTO 91 and a second DAC 92, and multiplied by an analog PLL 93; and thereby the clock generator capable of outputting clocks subjected to frequency diffusion from a clock output terminal 94, and consciously diffusing frequencies to suppress interference generated form high frequencies used by a system.例文帳に追加

周波数拡散情報発生回路９０を設け、第二のＤＴＯ９１と第二のＤＡＣ９２にてデジタルＬＰＦ８から出力される位相誤差情報と周波数拡散情報から正弦波を発生し、アナログＰＬＬ９３で逓倍することにより、クロック出力端子９４から周波数拡散されたクロックを出力することができ、システムが用いる高い周波数からでる妨害を抑制するために意識的に周波数を拡散できるクロック発生装置を得ることができる。 - 特許庁

The transmission device includes: an input signal disconnection detection unit that detects whether the input signal is input; an oscillator; and a frequency setting unit that sets oscillating frequency of the oscillator so that a difference frequency between the oscillating frequency of the oscillator and a frequency of a dividing signal that divides a clock signal extracted from the input signal is out of passband of a filter when the input signal detection unit detects that the input signal is input.例文帳に追加

伝送装置は入力信号が入力しているか否かを検出する入力信号断検出部と、発振器と、前記入力信号断検出部により入力信号が入力していることが検出されたときには、前記発振器の発振周波数と、入力信号から抽出されるクロック信号を分周した分周信号の周波数との差の周波数がフィルタの通過帯域外となるように前記発振器の発振周波数を設定する周波数設定部とを備える。 - 特許庁

Quantized data I and Q obtained by applying frequency conversion to an input modulated wave into a base band are obtained from output terminals 106 and 107 by using a sampling frequency equal to a center frequency of the input modulated wave (in) and performing a sampling operation with clock signals 104 and 105 having 90° phase difference from each other in two AD converters 102 and 103.例文帳に追加

入力変調波ｉｎの中心周波数に等しいサンプリング周波数を用い、２つのＡＤ変換器１０２，１０３にて互いに９０度の位相差を有するクロック信号１０４，１０５でサンプリング動作させることにより、入力変調波がベースバンド帯域へ周波数変換された量子化データＩおよびＱを出力端子１０６，１０７から得る。 - 特許庁

By making the output X zero for a latch 33 at the time of frequency pull-in, based on a phase error signal E, the oscillation clock frequency of a VFO(variable frequency oscillator) is controlled by using the result of the addition of the output G of a constant multiplier 31 and the output Y of an accumulator 34 which is the accumulated result of the output of another constant multiplier 32.例文帳に追加

周波数引き込み動作時にはイネーブル付きラッチ３３の出力Ｘを０にすることで、位相誤差信号Ｅに基づき、定数乗算器３１の出力Ｇと、他の定数乗算器３２の出力の累算結果であるアキュムレータ３４の出力Ｙとの加算の結果を用いて、ＶＦＯ（可変周波数発振器）の発振クロック周波数を制御する。 - 特許庁

A phase difference detection controller 2 detects a phase difference between a received data signal and the clock for synchronization, converts this value to a voltage, impresses it through an analog switch 3 to a VCO 4 and controls the oscillation frequency of the VCO 4.例文帳に追加

位相差検出コントローラ２は受信データ信号と同期用クロックの位相差を検出し、これを電圧に変換してアナログスイッチ３を経てＶＣＯ４に印加し、ＶＣＯ４の発振周波数を制御する。 - 特許庁

In the present invention, the current supply part 1 increases a current to supply the current to a current sink terminal 2a of the first inverter 2 and the second inverter 3 when a frequency of a first clock signal CK increases.例文帳に追加

本発明では、電流供給部１は、第１クロック信号ＣＫの周波数が高くなると電流を増大して第１インバータ２及び第２インバー３の電流シンク端子２ａに該電流を供給する。 - 特許庁

Further, the driving clock frequency of a CPU is controlled according to the detected temperatures to control the heating value from the CPU and also control the heat conduction to the upper case and lower case.例文帳に追加

また、温度検出素子３０ａ，ｂ，ｃにより検出される温度に従って、ＣＰＵ５１の駆動クロック周波数を制御し、ＣＰＵ５１からの発熱量を制御し、かつ上ケース２および下ケース３への伝熱を制御する。 - 特許庁

The semiconductor device monitors the power feed condition and the operating condition of blocks in an ID chip from a reader/writer, to select and feed clock signals of an adequate frequency and power voltages, according to these conditions.例文帳に追加

リーダ／ライタからの電源供給状況や、ＩＤチップ内部のブロックの動作状況をモニタリングし、それらの状態に応じて、適切な周波数のクロック信号と電源電圧を選択して供給する。 - 特許庁

To provide a PWM signal generator, a generation method, a digital/analog converter and a digital amplifier capable of reducing both harmonic distortion and a noise floor without doubling a clock frequency.例文帳に追加

クロック周波数を２倍にすることなく高調波歪み及びノイズフロアの双方を低減させることができるＰＷＭ信号発生器及び発生方法並びにディジタル・アナログ変換器及びディジタルアンプを提供する。 - 特許庁

An intermittent reception control counting circuit 12 generates timing for intermittent reception and controls the on/off of the high speed clock, an A/D conversion start trigger, a frequency error count start trigger, etc., based on the generated timing.例文帳に追加

間欠受信制御カウント回路１２は間欠受信のタイミング生成と、その生成されたタイミングによる高速クロックのＯＮ／ＯＦＦ、Ａ／Ｄ変換開始トリガ、周波数誤差カウント開始トリガ等の制御を行う。 - 特許庁

A short pulse generator generates a short pulse signal of the same frequency as the PLL output clock signal while, corresponding to that, a delay chain comprising a plurality of delay elements generates N pieces of delay pulse from the short pulse signal.例文帳に追加

短パルス発生器が、ＰＬＬ出力クロック信号と同じ周波数の短パルス信号を発生し、これに応じて、複数の遅延エレメントを含む遅延チェーンが短パルス信号からＮ個の遅延パルスを発生する。 - 特許庁

Furthermore, the phase of a beat component vibrating with the frequency difference between the light, having own wavelength and that having another wavelength, which is one of crosstalk components, is stabilized in time, for example, by making it synchronized with the clock of the transmission data series.例文帳に追加

さらに、クロストーク成分の１つである自波長の光と他波長の光の周波数差で振動するビート成分の位相を、例えば、送信データ系列のクロックに同期させることにより時間的に安定化させる。 - 特許庁

By the switching means 5 changing a clock frequency, data transmission can be done at both of a traditional communication speed and a higher communication speed between devices provided with the switching means 5.例文帳に追加

そして、この切替手段５でクロック周波数を変更することにより、当該切替手段５が備えられた機器間では従来の通信速度とより高速の通信速度の双方でデータ伝送ができるようにする。 - 特許庁

When only the clock whose frequency is the lowest out of the plurality of clocks is transmitted from the data transmission device-side, for example, unnecessary radiation in the transmission path can be suppressed to the minimum.例文帳に追加

このとき、上記データ送信装置側から、例えば上記複数のクロックのうちの周波数の最も低いクロックのみを送信するようにすれば、伝送路における不要輻射を最低限に抑制することができる。 - 特許庁

To measure the jitter of a program clock reference(PCR), frequency offset and a drift rate in a motion picture engineering group(MPEG) by utilizing a selectable constant measurement bandwidth when PCR arrival time is unequal and a PCR rate is variable.例文帳に追加

プログラム時刻基準参照値(PCR)到着時間が不均一で、PCRレートが可変である場合に、選択可能な一定測定帯域幅を利用して、MPEGにおけるPCRのジッタ、周波数オフセット及びドリフト・レートを測定する。 - 特許庁

The VCXO corresponding to the latest setting time information is selected on the basis of the storage contents of the memories 14, 24, and the selected VCXO is caused to oscillate according to the reference value for generating a clock of the target frequency.例文帳に追加

メモリ１４，２４の記憶内容に基づき、最も設定時情報が新しいＶＣＸＯを選別し、その選別したＶＣＸＯを基準値に基づいて発振させて目的の周波数のクロックを生成させる。 - 特許庁

To provide a rectifier which can apply a double voltage, can prevent overcurrent caused by an overvoltage from flowing into an element, and provides a superior driving clock; and a radio frequency identification tag to which the rectifier has been applied.例文帳に追加

倍電圧を印加することができ、過電圧による過電流が素子に流入するのを防止でき、より優れた駆動クロックを提供する整流装置及びこれを適用した無線認証用タグを提供すること。 - 特許庁

A local oscillation circuit 16 of a receiving circuit section 23 extracts an oscillation signal, and a frequency divider circuit 26 divides the extracted signal to use it for a clock signal of a CPU 19.例文帳に追加

受信回路部２３の局部発振信号回路１６より、発振信号を取出し、取出した信号又はその信号を周波数分周回路２６により分周してＣＰＵ１９のクロック信号として用いる。 - 特許庁

To ensure excellent speech voice quality by suppressing subtle mismatching of a frequency of a master clock given to a voice CODEC in transmitting/receiving a digital voice signal between transmitter-receivers with an established speech.例文帳に追加

通話が成立されている機器の間においてデジタル音声信号の送受信を行うにあたり、音声コーデックに与えるマスタクロックの微妙な周波数の不整合を抑えて良好な通話音質を確保する。 - 特許庁

Each pattern PF is written on a track TF with a time delay obtained by calculation after reading the pattern PE by modulating the clock frequency using the difference between the reading time of the pattern PE of the track TE and the target time.例文帳に追加

トラックTEの各パターンPEの読み出し時刻とそのターゲット時刻との差分を使用してクロック周波数を変調しながら、各パターンPEを読み出してから計算で求められた遅延時間後に、トラックTFに各パターンPFを書き込む。 - 特許庁

To obtain a serial data receiving circuit reducing data transfer frequency with a microcomputer by the reception of serial data with the arbitrayy number of bits and the multiplexing of the serial data according to the setting of a reception clock generating circuit.例文帳に追加

受信クロックの発生回路の設定で任意のビット数のシリアルデータの受信と、シリアルデータの多重化により、マイクロコンピュータとのデータ転送頻度を削減する事ができるシリアルデータ受信回路を提供する。 - 特許庁

To provide a technology capable of properly determining a voltage value of power supply voltage to be supplied to a microprocessor when an operation clock signal to be supplied to the microprocessor changes in a wide range of frequency band.例文帳に追加

マイクロプロセッサに供給される動作クロック信号が広範囲の周波数域で変化した場合に、マイクロプロセッサに供給される電源電圧の電圧値を適切に定めることのできる技術を提供する。 - 特許庁

The dummy pixel transfer period is set equal to a period required for outputting the number of pulses necessary for transferring a certain number of the dummy pixels when the dummy pixel transfer pulses are set equal to the clock frequency of the effective pixel reading pulses.例文帳に追加

このダミー画素転送期間が、ダミー画素転送パルスを有効画素読取パルスのクロック周波数にしたときのダミー画素数分のパルス数を出力するのに必要な期間と等しくなるように設定されている。 - 特許庁

To provide a servo control device and method which can fix the clock frequency for sampling the target signals without depending on the number of revolutions of the optical disk, and provide an optical disk recording or reproducing device.例文帳に追加

ターゲット信号をサンプリングするサンプリングクロックの周波数を光ディスクの回転数に依存せずに固定することが可能なサーボ制御装置及びサーボ制御方法、並びに光ディスク記録又は再生装置を提供する。 - 特許庁

The generation part 110 modulates an image signal by using a clock signal clk, the frequency of which is modulated by the spread spectrum method, and generates a lighting pulse for the 128 LEDs of each thread.例文帳に追加

また、点灯信号発生部１１０は、スペクトラム拡散方式にて周波数変調されたクロック信号ｃｌｋを用いて画像信号を変調し、各スレッドにおける１２８個のＬＥＤに対する点灯パルスを発生する。 - 特許庁

The phase switching circuit 58 when inputting the fixed count signal fixes the tap of the frequency-division signal inputted from a delay circuit 57 to fix the phase of the clock output signal.例文帳に追加

位相切替回路５８は、Ｕ／Ｄカウンタ１２から固定のカウント信号が入力された場合は、遅延回路５７から入力される分周信号のタップを固定してクロック出力信号の位相を固定する。 - 特許庁

As a result, though a part of the tasks is temporarily interrupted and a part of the functions of the on-vehicle device 10 is restricted, the change of hardware such as an increase in the processing speed and clock frequency of the processing part 13 is not needed.例文帳に追加

その結果、一時的にタスクの一部が中断し車載装置１０における一部の機能が制限されるものの、処理部１３の処理速度やクロックの向上といったハードウェアの変更を必要としない。 - 特許庁

Scan data is set to all scan flip-flops at a lower frequency of different clocks and, when a delay test is conducted, clocks are interrupted so that data is not transferred between different clock domains.例文帳に追加

異なるクロックのうち低い周波数でスキャンデータを全てのスキャンフリップフロップに設定し、遅延テストの実施の際には異なるクロックドメイン間でのデータの転送が発生しないようにクロックを遮断し、遅延テストを実施する。 - 特許庁

A coding frame pulse generating means 9 uses a video input frame pulse 105 to set once a reference phase, subsequently frequency-divides a prescribed number of video input clocks 104 and generates a coded frame pulse 106 by using a self-running clock.例文帳に追加

符号化フレームパルス生成手段9は、映像入力フレームパルス105により一度基準位相を設定し、その後は、映像入力クロック104を所定数だけ分周して、自走で符号化フレームパルス106を生成する。 - 特許庁

When the video signal is sampled, the sampling is carried out by using a sampling clock which varies in frequency in one horizontal scanning period and the signal is displayed on a matrix type image display device to expand and compress an image.例文帳に追加

映像信号を標本化する際に１水平走査期間内で周波数が変化するサンプリングクロックを用いてサンプリングを行い、マトリクス型画像表示装置に表示することにより画像の伸縮を行う。 - 特許庁

Since a sum of delay time of the 1/4 frequency divider 31 and the control signal generating circuit 32 and setup time of the flip-flop circuits 1-4 is enough to be within one clock cycle, the operating speed can be quickened.例文帳に追加

１／４分周器３１および制御信号発生回路３２の遅延時間とフリップフロップ１〜４のセットアップ時間との和の時間が１クロックサイクル内に収まればよいので、動作速度の高速化が図られる。 - 特許庁