「clock frequency」に関連した英語例文の一覧と使い方(76ページ目) - Weblio英語例文検索

An initial value of a pressure reduction speed in the processing passage after engine stopping is found, and depending on the initial pressure reduction speed, an actuation period (sampling period) of an A/D convertor and a clock frequency of a CPU are changed.例文帳に追加

エンジン停止後の処理経路内の圧力低下速度の初期値を求め、該初期圧力低下速度に応じてＡ／Ｄ変換器の起動周期（サンプリング周期）及びＣＰＵのクロック周波数を変更する。 - 特許庁

To provide an information processor where the operation condition of an appropriate heat regulation operation is decided and temperature rise is suppressed regardless of the inner operation clock frequency of CPU installed on the information processor.例文帳に追加

情報処理装置に装着されるＣＰＵの内部動作クロック周波数によらず、適切なヒートレギュレーション動作の動作条件を決定して昇温の抑制を行うことができる情報処理装置を提供する。 - 特許庁

A frequency impulse is impressed as a reference clock signal to an examined phase lock loop circuit 52, and a wave form of a signal output from the circuit 52 is converted into an analytical signal to estimate an instantaneous phase thereof.例文帳に追加

被試験フェーズロックループ回路に基準クロック信号として周波数インパルスを印加し、被試験フェーズロックループ回路から出力される信号の波形を解析信号に変換し、その瞬時位相を推定する。 - 特許庁

The testing circuit also comprises a flip-flop 6 inputting at its data input terminal the output signal from the gate 5 and inputting at its clock signal input terminal the signal frequency divided by 1/n by the divider 2.例文帳に追加

更に、ＡＮＤ回路５からの出力信号がデータ入力端子に入力され分周器２により１／ｎ分周された信号がクロック入力端子に入力されるフリップフロップ６が設けられている。 - 特許庁

When a zerocross count gives a fixed value, an error signal is outputted in the direction of correction depending on how much a bit clock count is shifted from the intrinsic value thereby enabling the control of frequency.例文帳に追加

ゼロクロスカウント値が一定の値になったとき、ビットクロックカウント値が本来あるべき値からどれだけずれているかによって、補正する方向へエラー信号を出力することにより、周波数制御が可能になる。 - 特許庁

The delay pulses group which is the output of each frequency dividing delay circuit, is equivalent to that a time base is filled up by the pulses having delay time intervals (▵T), and the production of an output pulse train up to the basic clock period can be optionally carried out.例文帳に追加

各分周遅延回路の出力である遅延パルス群は、時間軸を遅延時間間隔（ΔＴ）をもつパルスで埋め尽くすことに相当し、基本クロック周期までの出力パルス列の生成が任意にできる。 - 特許庁

The pattern signal generating circuit 14 expresses the predetermined characteristics of the voice of a bat and a pattern signal for gradually reducing the frequency of the clock signal is output to the modulation circuit 18.例文帳に追加

パターン信号発生回路１４は、予め定めたコウモリの音声の特徴を表し、かつクロック信号の周波数が徐々に減少するように変化させるためのパターン信号を変調回路１８へ出力する。 - 特許庁

To prevent a reduction or the like in the processing speed of a program and data, in a device using an asynchronous memory and an information processor including the device, by selectively using a control register according to a clock frequency used.例文帳に追加

非同期メモリを用いたデバイスや、該デバイスを含む情報処理装置において、使用するクロック周波数に応じて制御レジスタを選択的に使用することで、プログラムやデータの処理速度の低下等を防止する。 - 特許庁

The circuit 28 pulse-drives the probe light source 16 at the same frequency as that of the clock signal outputted from the BPF 26 and adjusts the phase of the pulse so as to synchronize it with a current pulse generated from the modulator 18.例文帳に追加

駆動回路２８は、ＢＰＦ２６からのクロック信号と同じ周波数でプローブ光源をパルス駆動する共に、そのパルス位相をＥＡ変調器１８からの電流パルスに同期するように調整する。 - 特許庁

To provide a PLL circuit which can generate a clock synchronized with a signal by which synchronization is hardly obtained owing to its low pulse frequency under a status where the signals of mutually different frequencies coexist.例文帳に追加

互いに異なる周波数を有する信号が混在する状況下、そのパルス頻度が低いために同期をとることが困難な信号に同期したクロックを生成することのできるＰＬＬ回路を提供する。 - 特許庁

To achieve power saving or high-performance of an information processing apparatus by optimally controlling an operation clock frequency of a processor and a bus regardless of a processing unit without changing a software configuration.例文帳に追加

ソフトウェアの構成を変更することなく、プロセッサ及びバスの動作クロック周波数を処理単位に関わらずに最適に制御することにより、情報処理装置の省電力化又は高性能化を実現する。 - 特許庁

The circuit that selectively latches the domino gate is configured such that the circuit evaluates the domino logic gate or latches its output signal during the same clock cycle as that for generating the enable signal independently of the layout and the frequency.例文帳に追加

選択的にラッチする回路は、これらの配置関係及び周波数に関係なく、イネーブル信号を生成するのと同じクロックサイクル中に、ドミノ論理ゲートを評価し、または、ラッチするように構成されている。 - 特許庁

The circuitry can also operate at any frequency in a wide range of frequencies, and can make use of reference clock signals having any of several relationships to the parallel data rate and/or the serial data rate.例文帳に追加

その回路網は、また、広範囲の周波数の任意の周波数で動作でき、パラレルデータ速度および／またはシリアルデータ速度との幾つかの関係のいずれをも有する基準クロック信号を使用することもできる。 - 特許庁

When the control voltage VPLL and a second control voltage VPLL2 from outside are input to a voltage control oscillation circuit 3, the circuit 3 generates an output clock CLKO having an oscillation frequency corresponding to the control voltage.例文帳に追加

電圧制御発振回路３は、制御電圧ＶＰＬＬと外部からの第２の制御電圧ＶＰＬＬ２とが入力されると、該制御電圧に応じた発振周波数を有する出力クロックＣＬＫＯを生成する。 - 特許庁

Specifying a write recovery time as a function of clock that can be specified dynamically makes it possible to use the clocked memory device at its highest performing capability over a wide range of operating frequency.例文帳に追加

動的に設定することができるクロックの関数として書込み回復時間を指定することにより、広い範囲の動作周波数にわたってクロック式メモリ・デバイスをその最高のパフォーマンス能力で使用することができる。 - 特許庁

The PBS 20 outputs an optical clock pulse with Δt optical pulse width and a double frequency to one out of output terminals 22, 24 corresponding to combination of an optical phase and an optical intensity of the ordinary and extraordinary components.例文帳に追加

ＰＢＳ２０は、常光線成分と異常光線成分の光位相と光強度の組み合わせに従い、光パルス幅Δｔで２倍周波数の光クロックパルスを出力端子２２，２４の一方に出力する。 - 特許庁

As a result, the I frames can be processed with a clock of a low frequency because throughput is reduced, and a portable device having a battery with small capacitance can operate with low power consumption even in reproducing MPEG4 streams.例文帳に追加

結果として、処理量が削減されるので低い周波数のクロックで処理することができ、電池の容量の小さな携帯機器でＭＰＥＧ４のストリーム再生をおこなうときでも低消費電力で動作できる。 - 特許庁

To execute line width control where dot precision is highly enhanced without increasing a frequency of a transfer clock.例文帳に追加

従来の画像形成回路では、注目画素の分割数に応じた周波数の転送クロックで、ルックアップテーブルから線幅情報を読み出す必要があるため、高速化を諦めるか、分割数を減らして高精細化を抑えるかしかない。 - 特許庁

A digital filter output is punched out by a sampler 3 that performs hold outputting by an output clock of a digital VOC 7, and an oscillation frequency of the digital VCO 7 is controlled through a phase comparator 5 and a loop filter, thereby configuring the digital PLL.例文帳に追加

デジタルフィルタ出力は、デジタルVCO７の出力クロックによりホールド出力するサンプラ３により打ち抜き、位相比較器５、ループフィルタ６を通ってデジタルVCO７の発振周波数を制御することでデジタルPLLを構成する。 - 特許庁

The part 12 establishes multiplex separation and bulk communication only with the normal lines according to the effective line information and also reduces the transmission speed of the frequency of a clock for transmission and reception according to the speed information at the same time.例文帳に追加

バルク制御部１２は有効回線情報に従い正常回線のみで多重分離およびバルク通信の確立し、また同時に速度情報に従い送受信用クロックの周波数の伝送速度を下げる。 - 特許庁

The first CPU 20 commands the change or the like of the frequency of the clock supplied to the first CPU based on at least one of processing request received from the second CPU 30 and operational state of the first CPU.例文帳に追加

第１のＣＰＵ２０は第２のＣＰＵ３０から受けた処理要求及び第１のＣＰＵの可動状況の少なくとも一方に基づき、第１のＣＰＵに供給するクロックの周波数の変更等を指示する。 - 特許庁

Flip-flop circuits 1-4 are interposed between a control signal generating circuit 32 and a 4:1 selector 37, and a flip-flop 5 is interposed between a 1/4 frequency divider 31 and clock terminals C of flip-flop circuits 6, 7, 35, 36.例文帳に追加

マルチプレクサにおいて、制御信号発生回路３２と４：１セレクタ３７の間にフリップフロップ１〜４を介挿し、１／４分周器３１とフリップフロップ６，７，３５，３６のクロック端子Ｃとの間にフリップフロップ５を介挿する。 - 特許庁

Furthermore, when the power supply for the reception circuit with a lower reception signal level is interrupted, a repeating frequency of an operating clock of a searcher circuit 4 used to retrieve a correlation value is reduced to reduce the power consumption more.例文帳に追加

また、受信信号レベルが低い受信回路の電源供給を断っているときには、相関値を検索するサーチャ回路４の動作クロックの繰返し周波数を低減し、消費電力をより低減する。 - 特許庁

To provide an information processing system for performing the batch control of the CPU clock frequency of each information apparatus by performing the batch management of all information apparatuses on a network, and for decreasing power consumption by performing the power consumption control of a CPU in a specific time zone when power consumption is large such as summer power consumption peak by schedule setting and a CPU clock frequency control management method.例文帳に追加

ネットワーク上で全ての情報装置を一括管理することで、各情報装置のＣＰＵクロック周波数の一括制御を行うことを可能とし、さらに、スケジュール設定により夏季電力消費ピーク時等の電力消費の多い特定の時間帯でＣＰＵの消費電力制御を行うことで消費電力を下げることが可能となるような情報処理システムおよびＣＰＵクロック周波数制御管理方法を提供する。 - 特許庁

A both edges detecting part 13 detects transition timing of an output clock VCO_CK of a voltage controlled oscillator 21 in a PLL 12, and controls the voltage controlled oscillator 15 so as to make the oscillation frequency of the voltage controlled oscillator 15 the same as the oscillation frequency of the voltage controlled oscillator 21 in the PLL 12.例文帳に追加

両エッジ検出部１３は、ＰＬＬ１２内の電圧制御発振器２１の出力クロックＶＣＯ＿ＣＫの遷移タイミングを検出し、電圧制御発振器１５の発振周波数がＰＬＬ１２内の電圧制御発振器２１の発振周波数と同一となるように電圧制御発振器１５を制御する。 - 特許庁

In addition, a voltage detection current 2 is connected to a mid-point tap of a primary winding N1 of the transformer T to detect a mid-point voltage, and the mid-point voltage is input to a control circuit 3 to perform a feedback control of frequency of a drive signal of the inverters 1 obtained by dividing the frequency of an oscillating pulse of a clock oscillator 4.例文帳に追加

また、変成器Ｔの１次巻線Ｎ１の中点タップａに電圧検出回路２を接続して中点電圧を検出し、中点電圧を制御回路３に入力してクロックオシレータ４の発振パルスを分周して得られたインバータ１の駆動信号の周期をフィードバック制御する。 - 特許庁

To provide a method of separating power supply line by which the malfunction caused by power supply noise can be suppressed regardless of the frequency of propagated signals and signals can be propagated stably between circuit blocks separated from a power source without incorporating any special circuit, such as the low-pass filter, high-frequency clock generating circuit, etc., in an LSI.例文帳に追加

伝播させる信号の周波数によらず電源ノイズによる誤動作の抑制効果が期待でき、ローパスフィルタや、高周波クロック生成回路等の特殊回路をＬＳＩ内部に内蔵せずに、電源分離された回路ブロック間で信号を安定して伝播させることができる電源ライン分離方法を提供する。 - 特許庁

To variably set an operation frequency corresponding to the bandwidth of image data when the image data in signal format differing in bandwidth are processed into an image and to make power consumption less than when image processing etc., is evenly performed according to a clock signal of fixed operation frequency.例文帳に追加

帯域幅が異なる信号フォーマットの画像データを画像処理する場合に、その画像データの帯域幅に対応した動作周波数を可変設定できるようにすると共に、動作周波数固定のクロック信号に基づいて一律に画像処理等する場合に比べて無駄な消費電力を低減できるようにする。 - 特許庁

The image processing unit utilizes for the tomosynthesis of the diagnostic image an accurate and economic digital simulator of the radiographic film speed, including a digital frequency synthesizer fed with film cassette speed digital input and high resolution clock signal, ensuring accurate and reproducible phase continuity of the output frequency signal.例文帳に追加

画像処理ユニットは、診断画像のトモシンセシスに対し、フィルムカセッテスピードデジタル入力および高解像度クロック信号が供給されるデジタル周波数シンセサイザを含む、Ｘ線撮影フィルムスピードの正確で経済的なデジタルシミュレータを利用して、出力周波数信号の正確で再現性のある位相連続性を確保する。 - 特許庁

Then, an estimated frequency of the wobble signal to which synchronization is performed out of the identified each oscillation characteristics is set as an approximate center of the frequency region that can be oscillated in the oscillation characteristics, and an oscillation characteristic having a little gain is set to the voltage controlled oscillator 16, thereby the clock being generated.例文帳に追加

そして、この同定された各発振特性のうち、同期の対象とするウォブル信号の想定される周波数がそれら発振特性において発振可能な周波数範囲の略中心となって且つ、ゲインのより小さい発振特性が前記電圧制御発振器１６に設定されてクロックの生成が行われる。 - 特許庁

The operation state measuring unit 123 measures a character input speed and a character input frequency using a key input unit 103 by a user in the character input operation state, the power control unit 104 controls the operation clock and the voltage of the character input control unit 121 based on the speed and the frequency.例文帳に追加

操作状態計測部１２３は、文字入力操作状態として、利用者によるキー入力部１０３を用いた文字入力の速度や文字入力の頻度を計測し、これら速度や頻度を元に、電源制御部１０４は、文字入力制御部１２１の動作クロックおよび電圧を制御する。 - 特許庁

A power voltage supplied to the processor is increased to the normal level in returning to the normal mode from the idle mode, and a frequency of a clock signal supplied to the processor is decreased in comparison with a normal frequency until the power voltage is sufficiently increased to the normal level to prevent malfunction of the processor.例文帳に追加

また、遊休モードから正常モードに戻るときに、プロセッサに供給される電源電圧を正常レベルに上昇させ、電源電圧が正常レベルに十分に上昇するまでプロセッサに供給されるクロック信号の周波数を正常周波数より低下させてプロセッサの誤動作を防止する。 - 特許庁

The phase synchronization circuit 3 is provided with a reset pulse circuit 11 and a frequency divider circuit 12, and the reset pulse circuit 11 receives one data signal B2 among data signals B synchronously with a 1st clock signal A outputted from the data transmitter 1 and used for a reference and outputs a reset pulse D to the frequency divider circuit.例文帳に追加

位相同期回路３にリセットパルス回路１１と分周回路１２とを設け、リセットパルス発生回路１１でデータ送信装置１が出力する基準となる第１のクロック信号Ａに同期した複数のデータ信号Ｂの１つＢ２を受信して分周回路にリセットパルスＤを出力する。 - 特許庁

A CPU 1 enables an SDRAM 2, which is for operating a common BOOT program 31 of a ROM 3, to operate by means of an SDRAM controller 11 and an operational frequency setting controller 12 based on RAM size information and an input clock frequency value which are both acquired in an IN order of an IN order circuit group 4.例文帳に追加

ＣＰＵ１は、ＳＤＲＡＭコントローラ１１と動作周波数設定コントローラ１２により、ＩＮオーダー用回路群４のＩＮオーダーで取得するＲＡＭサイズ情報と入力クロック周波数値を元にしてＲＯＭ３の共通ＢＯＯＴプログラム３１が動作するためのＳＤＲＡＭ２を動作可能とする。 - 特許庁

To provide a Co-based metallic glass alloy which can exist stably as metallic glass and can exhibit excellent magnetic properties in a region from low frequency to high frequency, a high-performance magnetic core composed of the Co-based metallic glass alloy, a high-performance electromagnetic transducer having the magnetic core and a clock.例文帳に追加

金属ガラスとして安定的に存在することができ、低い周波数から高い周波数において優れた磁気特性を示すことができるＣｏ基金属ガラス合金、かかるＣｏ基金属ガラス合金で構成された高性能の磁心、および、この磁心を備えた高性能の電磁変換機および時計を提供すること。 - 特許庁

When Nsamp is a total number during the determination period of a sampling clock measuring the run length, the effectiveness determination part 103 determines whether the input signal is effective or not by a ratio of a total frequency during the determination period to Nsamp/2 or by a ratio of a class value 1 frequency during the determination period to Nsamp/4.例文帳に追加

有効性判定部１０３は、ランレングスを測定するサンプリングクロックの判定期間中の総数をＮｓａｍｐとしたとき、判定期間中の総度数とＮｓａｍｐ／２との比、あるいは判定期間中の階級値１の度数とＮｓａｍｐ／４との比により、入力信号が有効か否かを判定する。 - 特許庁

A frequency control block 31 controls the frequency of a read clock signal RCK being a reference for generating the horizontal synchronizing and vertical synchronizing signals so that a phase difference between a vertical synchronizing signal VDin of the input image signal SVin and a vertical synchronizing signal VDout of the output image signal SVout can be eliminated.例文帳に追加

水平及び垂直同期信号の生成の基準となる読出クロック信号ＲＣＫの周波数を、周波数制御ブロック３１によって入力画像信号ＳＶinの垂直同期信号ＶＤinと出力画像信号ＳＶoutの垂直同期信号ＶＤoutとの位相差が無くなるように制御する。 - 特許庁

In a counting period having a prescribed wave number of an input signal Cin, weighting on counting is varied, depending on initial, final and other stages of the count period, so that the frequency-measuring circuit obtains the same result as that obtained from counting of the reference clock, by shifting count periods of plural frequency-measuring units.例文帳に追加

入力信号Cinの所定波数を有するカウント期間において、カウントする重み付けをカウント期間の初期と終期、およびその他の時期とで変化させることにより、複数の周波数測定ユニットのカウント期間をずらして基準クロックをカウントするのと同じ結果を得る周波数測定回路である。 - 特許庁

Even if the main oscillating circuit 120 having a different frequency is externally installed, the writing of data to the flash memory 100 is performed by the clock signal of the fixed frequency of the fixed oscillating circuit 130, whereby surplus voltage by the write disturb time error in data writing is minimized so as to hardly cause the holding omission of data.例文帳に追加

周波数が異なるメイン発振回路１２０が外付けされる場合でも固定発振回路１３０の固定した周波数のクロック信号でフラッシュメモリ１００へのデータ書き込みを行うことで、データ書き込み時におけるライトディスターブ時間の誤差による余剰電圧を少なくし、データ保持抜けをし難くする。 - 特許庁

To provide a superposed signal transmitting apparatus transmitting signals of a plurality of different frequency bands, a superposed signal receiving apparatus surely and quickly receiving the signals of the plurality of different frequency bands and reporting the received signals, a communication system, a superposed signal transmitting method, and a radio-controlled clock apparatus.例文帳に追加

複数の異なる周波数帯域の信号を送信可能な重畳信号送信装置を提供するとともに、複数の異なる周波数帯域の信号を確実かつ迅速に受信して報知することができる重畳信号受信装置、通信システム、重畳信号伝送方法および電波時計装置を提供する。 - 特許庁

A semiconductor device is provided with a phase comparator 104 for comparing a reference clock CKin having the reference frequency and a synchronizing signal generated from the reference frequency, and a PLL circuit having a delay control system (102, 103, 105) for controlling delay of a synchronizing signal, responding to a compared result by the phase comparator 104.例文帳に追加

半導体装置は、基準周波数を有する基準クロックＣＫinと基準周波数から生成される同期信号とを比較する位相比較器１０４と、位相比較器１０４による比較結果に応答して同期信号の遅延を制御する遅延制御系（１０２、１０３、１０５）とを有するＰＬＬ回路を備える。 - 特許庁

A switching signal 35 is generated as a retiming switching signal 37, so as not to switch the systems by the rise or fall of these frequency dividing clocks 331 and 332 through a retiming circuit 36 and any one of first and second system frequency dividing clocks 331 and 332 is selected and outputted as an output clock 38.例文帳に追加

切替信号３５は、リタイミング回路３６によってこれら分周クロック３３_1、３３_2の立ち上がりあるいは立ち下がりで系が切り替わらないようなリタイミング切替信号３７として生成され、第１あるいは第２の系分周クロック３３_1、３３_2のいずれかを選択して、出力クロック３８として出力される。 - 特許庁

In the optical disk device, digital signal processing is operated with 1/2 or less of a channel bit frequency by using a PR (a, b, c, d, e, f) property for an equalization property of a PRML decoding means, low electric power is reduced by reduction of an operation clock frequency and playback performance is improved by decreasing disturbance components caused by return.例文帳に追加

ＰＲＭＬ復号手段の等化特性にＰＲ（ａ，ｂ，ｃ，ｄ，ｅ，ｆ）特性を用いることによりディジタル信号処理をチャネルビット周波数の１／２以下で動作させて、動作クロック周波数の低減による低電力化と折り返しで生じる妨害成分を減少させることによる再生性能の向上を実現する。 - 特許庁

In the liquid crystal display device for performing backlight scan processing in which a plurality of light sources are repeatedly and intermittently turned on one by one, by interlocking with writing operation of the image signal on a liquid crystal panel according to predetermined clock signal, a frequency of the predetermined clock signal at performing time of the backlight scan processing is set higher than that of the predetermined clock signal at non-performing time of the backlight scan processing.例文帳に追加

所定のクロック信号に従って液晶パネルに画像信号を書き込むと共に，該画像信号の書き込み動作に連動して複数の光源を順次繰り返し間欠点灯させるバックライトスキャン処理を実行する液晶表示装置において，バックライトスキャン処理が実行されるときの前記所定のクロック信号の周波数を，前記バックライトスキャン処理が実行されないときの前記所定のクロック信号の周波数よりも高く設定する。 - 特許庁

The light emitting diode drive device is provided, which is characterized by including a power supply unit to supply a drive power to at least one light emitting diode by switching an input power supply, a switching control unit to control switching of the power supply unit in accordance with a clock signal that is provided, and a clock signal generating unit to provide the clock signal having a frequency variable range set in advance to the switching control unit.例文帳に追加

入力電源をスイッチングして少なくとも１つの発光ダイオードに駆動電源を供給する電源供給部と、提供されるクロック信号に応じて前記電源供給部のスイッチングを制御するスイッチング制御部と、前記スイッチング制御部に、予め設定された周波数可変範囲を有する前記クロック信号を提供するクロック信号発生部と、を含むことを特徴とする発光ダイオード駆動装置を提供する。 - 特許庁