「clock frequency」に関連した英語例文の一覧と使い方(77ページ目) - Weblio英語例文検索

Especially, an output drive signal CLKO having double the frequency of the internal clock signal, also, input/output of data is performed in a DDR mode and at double the speed of an external clock signal by generating a data strobe signal DQS being double the speed of an external data strobe signal.例文帳に追加

特に、出力ドライブ信号ＣＬＫＯは、内部クロック信号の２倍の周波数を有しており、またデータストローブ信号ＤＱＳを、外部からのデータストローブ信号の２倍の信号を生成することにより、外部クロック信号に対し２倍の速度でＤＤＲモードでデータの入出力を行なう半導体記憶装置を実現することができる。 - 特許庁

The demodulator 82 outputs the delivery signals SIN0, SIN1, SIN2, in response to a switching frequency of a value of the demodulating multiplication clock DMCLK, during a period until a value of the demodulation delivery signal DATA input from the modulator into an input terminal 61b is switched after a value of the reference clock CLK is switched.例文帳に追加

そして、復調回路８２は、基準クロックＣＬＫの値が切り替わってから、変調装置から入力端子６１ｂに入力された変調吐出信号ＤＡＴＡの値が切り替わるまでの間に復調用逓倍クロックＤＭＣＬＫの値が切り替わった回数に応じて、吐出信号ＳＩＮ０、ＳＩＮ１、ＳＩＮ２を出力する。 - 特許庁

On the other hand, since a selector 7 gives a sleep clock (having a lower frequency than the system clock) outputted from a 2nd oscillation circuit 3 to the 2nd circuit 6 that has to operate even in the low power consumption mode, the circuit 6 is made to operate at a low speed so that low power consumption can be made.例文帳に追加

これに対して、低消費電力モードでも動作させる必要がある第２の周辺回路６には、セレクタ７により第２の発振回路３から出力されるスリープクロック（システムクロックよりも低周波数）が与えられるので、第２の周辺回路６が低速度で動作するようになり、低消費電力化を図ることができる。 - 特許庁

A receiver is provided with a clock oscillator 105 that can select the output frequency of A/D conversion independently of the sampling rate of the A/D conversion, interpolation filters 101 and 102 perform rate conversion of the common mode and orthogonal components of a band-limited baseband by using resample processing by this output clock to be the signal of a desired sampling rate, and demodulation processing is subsequently carried out.例文帳に追加

Ａ／Ｄ変換のサンプリングレートとは独立にその出力周波数を選定できるクロック発振器１０５を設け、この出力クロックによるリサンプル処理を用いて、帯域制限されたベースバンドの同相及び直交成分をインターポレーションフィルタ１０１、１０２でレート変換し、所望のサンプリングレートの信号としたのち復調処理を行う。 - 特許庁

The oscillator circuit 10 generates a constant delay time by use of a current source and a load element to determine a frequency of the clock, and includes an integrator 15 which integrates the clock, a comparator 16 which compares an output voltage of the integrator 15 with a reference voltage Vref, and a variable current source PT which changes a current in accordance with the comparison result of the comparator 16.例文帳に追加

電流源と負荷素子とを用いて一定遅延時間を生成してクロックの周波数を決定する発振回路１０であって、クロックを積分する積分器１５と、積分器１５の出力電圧と基準電圧Ｖｒｅｆとを比較するコンパレータ１６と、コンパレータ１６の比較結果に応じて電流が変化する可変電流源ＰＴとを含む。 - 特許庁

A frequency multiplication circuit 17 counts, by a counter data latch circuit, time equivalent to the period of a reference clock signal PREF on the basis of an oscillation signal RCK outputted from a ring oscillator, generates multiplication clock signals POUT from the counting data and multiplication number setting data by using DCO and supplies them to CPU 12, a memory 13 and a gate array 14.例文帳に追加

周波数逓倍回路１７は、リングオシレータより出力される発振信号ＲＣＫに基づいて、基準クロック信号ＰREF の周期に相当する時間をカウンタ・データラッチ回路によりカウントし、そのカウントデータと逓倍数設定データから逓倍クロック信号ＰOUT をＤＣＯにより生成して、ＣＰＵ１２，メモリ１３及びゲートアレイ１４に供給する。 - 特許庁

Flag signals FLG are set, corresponding to the amount of the sample data accumulated in the RAM 1, and the frequency of system clock signals SCK, generated by a clock- generating circuit 30, is controlled in accordance with the flag signal FLG, so that the speed of decoding operation can be set nearly equal to the input speed of the bit steam BSM.例文帳に追加

ＲＡＭ１のサンプルデータの蓄積量に応じてフラグ信号ＦＬＧを設定し、当該フラグ信号ＦＬＧに従ってクロック発生回路３０によって生成されるシステムクロック信号ＳＣＫの周波数を制御することによって、デコード処理の速度をビットストリームＢＳＭの入力速度とほぼ一致するように制御できる。 - 特許庁

After the end of the reproducing and recording operations, shifting of clock frequencies between the A/D converter and the D/A converter, and shifting of start timings between a reproducing operation by a reproducing means and a recording operation by a recording means are calculated, and recorded data is corrected to eliminate the clock frequency shifting and the start timing shifting.例文帳に追加

再生・録音動作が終了したのち、前記Ａ／ＤコンバータとＤ／Ａコンバータのクロック周波数のずれおよび前記再生手段による再生動作と前記録音手段による録音動作のスタートタイミングのずれを算出し、前記クロック周波数のずれおよび前記スタートタイミングのずれを解消すべく前記録音手段が録音した録音データを補正する。 - 特許庁

The phase lock loop which is inputted with an EFM signal and a PLL clock signal, detects a frequency and phase and forms the PLL clock signal synchronized with the EFM signal by regulating control current with the result thereof includes a charge pump 140, a first low-pass filter 150, a voltage control oscillator 170 and a static phase error control section 160.例文帳に追加

EFM信号とPLLクロック信号を入力して周波数及び位相検出し、その検出結果で制御電流を調整してEFM信号に同期されるPLLクロック信号を生成する位相同期ループに係り、電荷ポンプ１４０、第１低域通過フィルター１５０、電圧制御発振器１７０及び静止位相誤差制御部１６０を含む。 - 特許庁

By adding a pulse generating circuit that generates a single clock using a reversed signal after charging the capacitor as a trigger signal, and furthermore, by inserting a counter circuit that counts a clock signal between a comparator and a latch circuit, a long period of time can be created with signals of the short frequency counted so that the miniaturization of the capacitor is made possible.例文帳に追加

コンデンサに充電した後の反転信号をトリガー信号として1クロックを発生するパルス発生回路を付加し、さらにそのクロック信号をカウントするカウンタ回路をコンパレータとラッチ回路の間に挿入することにより、短い周期の信号をカウントすることで長い時間を作り出すことができ、コンデンサの小型化が可能になった。 - 特許庁

When the start of the moving picture shot is instructed, a clock switching controller 101 greatly raises the clock frequency at this time and an MPEG transformer 7 raises the access speed to an SDRAM 8 for storing YUV data such as reference data, search data, etc. for the encoding process of moving picture data, thereby enabling the moving picture compression in real time.例文帳に追加

また、動画撮影の開始が指示されたら、その時点で、クロック切り替え制御部１０１によってクロック周波数を大幅に上げ、ＭＰＥＧ変換部７が動画データのエンコード処理に際してリファレンスデータやサーチデータなどのＹＵＶデータを記憶するＳＤＲＡＭ８のアクセス速度を上げることにより、リアルタイムでの動画圧縮を可能とする。 - 特許庁

Also, a controlling/monitoring device 21 generally controls the processing of CN reset devices 131-13n and the OFDM modulators 141-14n, and when it is detected that the abnormality of exceeding the allowable range has occurred in the clock of one of the channels from the clock frequency monitoring device 20, issues alarm signals and notifies a transmission origin for instance.例文帳に追加

また、制御・監視装置２１は、ＣＮリセット装置１３１〜１３ｎ、ＯＦＤＭ変調器１４１〜１４ｎの処理を総括的に制御すると共に、クロック周波数監視装置２０から、いずれかのチャンネルのクロックに許容範囲を超える以上が生じたことが検出されたとき、警報信号を発令して、例えば送信元に通知する。 - 特許庁

This device equipped with a microprocessor is provided with: a power voltage generation part generating a power voltage Evdd-A supplied to the microprocessor 160; and a fixed clock signal generation part 110 operating by receiving the power voltage Evdd-A and generating a fixed clock signal RCK0 of a constant frequency regardless of the fluctuation of the voltage value of the power voltage.例文帳に追加

マイクロプロセッサを備える装置は、マイクロプロセッサ１６０に供給される電源電圧Ｅｖｄｄ−Ａを生成する電源電圧生成部と、電源電圧Ｅｖｄｄ−Ａを受けて動作し、電源電圧の電圧値の変動に関わらずに一定の周波数の固定クロック信号ＲＣＫ０を生成する固定クロック信号生成部１１０と、を備える。 - 特許庁

The integrated circuit device 10 having the network function comprises a functioning first CPU 20, a second CPU 30, control channels 50-1 and 50-2 for performing communications between the first CPU and the second CPU, and a clock controller 40 for controlling change or the like of frequency of the clock supplied to the first CPU and the second CPU.例文帳に追加

ネットワーク機能を有する集積回路装置１０であって、機能する第１のＣＰＵ２０と、第２のＣＰＵ３０と、第１のＣＰＵと第２のＣＰＵの通信を行う制御チャネル５０−１５０−２と、第１のＣＰＵ及び第２のＣＰＵに供給するクロックの周波数の変更等を制御クロックコントローラ４０とを含む。 - 特許庁

By using a clock signal x4Clk having a frequency higher than that of the operation clock c1Clk of a double data rate synchronous dynamic random access memory (DDR-SDRAM), a strobe signal edge detection part 1303 samples data strobe signals Dqs to detect the switching edge of the data strobe signals Dqs, and output an edge switching detection signal.例文帳に追加

ダブルデータレート同期式ダイナミックランダムアクセスメモリ（ＤＤＲ−ＳＤＲＡＭ）の動作クロックｘ１Ｃｌｋの周波数より高い周波数をもつクロック信号ｘ４Ｃｌｋを用いて、ストローブ信号エッジ検出部１３０３が、データストローブ信号Ｄｑｓをサンプリングして、データストローブ信号Ｄｑｓの切り替わりエッジを検出し、エッジ切り替わり検出信号を出力する。 - 特許庁

A clock control part 110 collects the number of mounted devices, class (transmission ability) and the connecting state of a transmission line from various IF boards and calculates relative throughput from these collected states of the IF boards 102 and 103 and processing is executed by dividing the frequency of a system clock 11 into rate corresponding to this calculated relative throughput.例文帳に追加

クロック制御部１１０は、各種ＩＦボード１０２、１０３から実装数、種別（伝送能力）及び伝送路の接続状態を収集し、該収集したＩＦボード１０２、１０３の状態から相対処理能力を算出し、該算出した相対処理能力に対応したシステムクロック１１の速度にクロックを分周することにより実行する。 - 特許庁

This storage device has a CPU 110 for executing control on read/write of data to a magnetic disk 21, a PLL circuit 11 for generating a clock signal of a plurality of frequencies, and an OR circuit 104 for selecting a frequency of a clock signal to be supplied to the CPU 110 from the plurality of frequencies according to a control object of the CPU 110.例文帳に追加

磁気ディスク２１へのデータのリード／ライトに関する制御を行うＣＰＵ１１０と、複数の周波数のクロック信号を生成するＰＬＬ回路１１と、ＣＰＵ１１０の制御対象に応じて、該ＣＰＵ１１０へ供給すべきクロック信号の周波数を、複数の周波数の中から選択するオア回路１０４とを備えている。 - 特許庁

To provide a voltage or current control differential ring oscillation circuit where no precision degradation is caused by variation in parasitic effect of multiphase sub-clock wiring while oscillation at high frequency is possible, related to an application for obtaining multiphase sub-clock at identical phase out of an N-stage voltage or current control differential ring oscillation circuit.例文帳に追加

本発明は、等位相の多相の副クロックを、Ｎ段の電圧または電流制御差動リング発振回路から引き出す応用において、多相の副クロック配線の寄生効果のバラツキによる精度の劣化の無く且つ高周波数で発振可能な電圧または電流制御差動リング発振回路を実現することを目的とする。 - 特許庁

A formula for calculating the optimum modulation waveform is obtained as a solution of a differential equation obtained on the basis of a derivative of a frequency change in a clock signal with respect to a time and of a maximum value of the sum of impulse responses at each period of a modulation wave and is a formula of modulating the clock signal so that levels of harmonics are almost made flat.例文帳に追加

該最適変調波形を算出する式は，クロック信号の周波数変化の時間微分と変調波の各周期におけるインパルス応答の和の最大値に関する式に基づいて得られる微分方程式の解として得られるものであって，各高調波のレベルがほぼ平坦になるようにクロック信号を変調する式である。 - 特許庁

An ADC 230 included in a signal conversion circuit 20 samples an analog signal 303 which represents the intensity of a laser beam 302 emitted from a laser source 110 driven by a current superimposed with a high-frequency signal 305, and reflected by an optical disk 2 by means of a clock signal 306 whose frequency is substantially the same as that of the high-frequency signal 305 and converts the sampled analog signal into a digital signal 304.例文帳に追加

信号変換回路２０を構成するＡＤＣ２３０は、高周波信号３０５を重畳した電流によって駆動されるレーザ光源１１０から発振され、且つ光ディスク２で反射されたレーザ光３０２の光量を示すアナログ信号３０３を、高周波信号３０５と実質的に同一の周波数を有するクロック信号３０６を用いてサンプリングし、ディジタル信号３０４に変換する。 - 特許庁

The circuit selects only required frequency components among many frequency components outputted by the sample and hold circuit by using the filter and outputs only the required frequency components by holding an input signal for a prescribed period of time in every cycle of a clock signal outputted by the sampling signal oscillator and shaping the input signal into a stepped signal.例文帳に追加

サンプリング信号発振器とサンプルホールド回路とフィルタとを備え、入力信号を前記サンプリング信号発振器が出力するクロック信号の周期ごとに所定時間ホールドして階段状信号に整形することにより、前記サンプルホールド回路が出力する多数の周波数成分から所要の周波数成分のみを前記フィルタを用いて選択出力したことを特徴とする周波数変換回路である。 - 特許庁

Then a null area (e.g. a low gain area) is arranged in a quantized noise at the frequency having a high clock jitter noise by using sigma-delta processing circuit constitution 702 to cancel an adverse effect causing the storage of these two kinds of noises.例文帳に追加

次にシグマ−デルタ処理回路構成７０２を用いて、クロック・ジッタ・ノイズが高い同周波数における量子化ノイズ内にヌル（たとえば低利得エリア）を配して、これら２種類のノイズの蓄積される悪影響を打ち消す。 - 特許庁

Specifically, Δθ (Δθ=360×f1/f2) is cumulatively added synchronously to a clock signal at a frequency f2 (f2>f1) to sequentially calculate a first phase value, and a level corresponding to the first phase value is selected for each first phase value.例文帳に追加

具体的には、周波数ｆ２（ｆ２＞ｆ１）のクロック信号に同期して、Δθ（Δθ＝３６０×ｆ１／ｆ２）を累積加算して第１の位相値を順次算出し、第１の位相値毎に、該第１の位相値に対応するレベルを選択する。 - 特許庁

The device also comprises: an LPP phase detecting circuit 16 outputting a second phase error signal indicating a phase error between an LPP signal and a recording clock; and a bandpass filter 18 the pass band of which is a wobble beat frequency band by the wobble signal.例文帳に追加

また、ＬＰＰ信号と記録クロックとの位相誤差を示す第２の位相誤差信号を出力するＬＰＰ位相検出回路１６、ウオブル信号によるウオブルビート周波数帯域を通過帯域とするバンドパスフィルタ１８を具備する。 - 特許庁

CPU 11 reads a first conversion expression program by S2 to convert the time series of detection temperature data into the time series of a practical oscillation frequency f" of a reference clock signal S2, by using the first conversion expression.例文帳に追加

ＣＰＵ１１は、ＣＰＵ１１は、Ｓ２で、第１換算式のプログラムを読み出して、この第１換算式を用いて検出温度データの時系列を基準クロック信号Ｓ２の実際の発振周波数ｆ”の時系列に変換する。 - 特許庁

To provide a jitter-suppressing circuit, which has suppression effects even to jitter having components of a frequency both in the high region and in the region and has little phase ripples with respect to the change of ambient temperature, a clock regenerating module, and a switchboard.例文帳に追加

高域および低域のいずれの周波数成分を持つジッタに対しても抑圧効果を有し、かつ周囲温度の変化に対し位相変動の少ないジッタ抑圧回路、クロック再生モジュールおよび交換機を提供することである。 - 特許庁

The pulse output means changes the division ratio of the clock based on a comparison result obtained by the comparison means and the detection result obtained by the temperature detection means for every predetermined time, and controls a drive frequency of the switching means so as to reach the target value.例文帳に追加

パルス出力手段は、所定時間毎に比較手段の比較結果と温度検出手段の検出結果によりクロックの分周比を変化させ、目標値に到達するようにスイッチング手段の駆動周波数を制御する。 - 特許庁

An AND gate block 9 and the number of edges counter block 10 associate partial periods being generated by dividing a reference period of the clock signal into a plurality of periods with the transition points, and generates a first histogram indicating a frequency of the transition points for each of the partial periods.例文帳に追加

ＡＮＤゲートブロック９およびエッジ数カウンタブロック１０は、クロック信号の基準期間を複数に分割した部分期間と変化点とを対応させ、部分期間毎の変化点の頻度を示す第１のヒストグラムを生成する。 - 特許庁

To solve the problem that the period of the wobble signal fluctuates irregularly since the wobble signal is influenced by the cross talk between tracks, the leak of land prepits and recording power modulation and that, consequently, the recording clock generated from the wobble signal by frequency multiplication has many jitters.例文帳に追加

ウォブル信号は、トラック間クロストーク、ランドプリピットの漏れこみ、および記録パワー変調の影響を受けるため周期が不規則に変動し、ウォブル信号から周波数逓倍して生成する記録クロックはジッタの多いものとなる。 - 特許庁

The clock generation circuit comprises the PLL circuit and the modulator, and the modulator is provided with a multiple modulation profile generation circuit, and the turnaround point of the modulation profile is moved to distribute frequency frequencies, whereby the spread spectrum is spread again.例文帳に追加

ＰＬＬ回路と変調器からなり、上記変調器に多重変調プロファイル生成回路を設けて、変調プロファイルの折り返しポイントを移動させ、周波数頻度を分散させることにより拡散スペクトラムを再拡散させる。 - 特許庁

To provide a quadrature modulation circuit that can maintain highly stable output carrier precision and in which the stability of a local signal to be upconverted is not influenced by the stability of a sampling clock frequency used for digital signal processing.例文帳に追加

高安定な出力搬送波精度を保つことができ、かつデジタル信号処理に使用するサンプリングクロック周波数の安定度に、アップコンバートするローカル信号の安定度が影響を受けることのない直交変調回路の提供。 - 特許庁

Synchronous logic is provided via a digitally controlled VCO 104 and is synchronous to the VCO output clock by implementing timing adjustment in association with a reference calculation to allow a frequency control word to contain channel information and transmission modulation information.例文帳に追加

同期論理は、デジタル制御VCO104を介して与えられ、周波数制御語にチャネル情報と送信変調情報を含めるための基準を計算するとともにタイミングを調整することにより、VCOの出力クロックに同期する。 - 特許庁

To provide a spread spectrum clock generating circuit that can easily be designed, facilitate changing a modulation protocol, and efficiently carry out frequency modulation constantly at all times independently of a process, a temperature, and variations in a power supply voltage.例文帳に追加

設計が容易、かつ変調プロファイルの変更も簡単であり、しかもプロセス、温度、電源電圧の変動に関わらず、常に一定の周波数変調を効率的に行うことができるスペクトラム拡散クロック生成回路を提供する。 - 特許庁

An optical coupler 204 multiplexes the optical time division multiplexing signal input from an optical signal input part of the clock phase synchronization circuit 201 and a direct frequency shift modulation signal output from the direct modulation light source 203.例文帳に追加

光結合器２０４は、クロック位相同期回路２０１の光信号入力部から入力された光時分割多重信号と直接変調光源２０３から出力された直接周波数偏移変調信号とを合波する。 - 特許庁

In a monitoring mode which is dominant to the power consumption, the blocks are operated at a lower clock frequency than conventionally, and consequently, power source supplied to the processing blocks necessary for the monitoring operation is lowered to reduce the power consumption.例文帳に追加

消費電力に対して支配的であるモニタリングモードにおいて、従来より低いクロック周波数で動作させることにより、モニタリング動作に必要な処理ブロックへの供給電源を下げ、消費電力を低減させる。 - 特許庁

The data judging circuit 43 executes a threshold processing in the signals, which are supplied from Nyquist filters 38 and 39 and are synchronized with the frequency and the phase of a carrier based on the supplied symbol clock and detects, demodulates and outputs the symbol.例文帳に追加

データ判定回路４３は、供給されたシンボルクロックに基づいて、ナイキストフィルタ３８，３９から供給された、キャリアの周波数と位相に同期した信号に閾値処理を施してシンボルを検出し、復調して出力する。 - 特許庁

A control section 20 conducts necessary settings for a strategy generating section 21 and a laser driving section 22 based on the signals which indicate the condition of reproducing and recording besides the multivalue information and clock signals which indicate the cell frequency synchronized to the multivalue information.例文帳に追加

コントロール部２０は、多値情報の他に再生と記録の状態を示す信号や多値情報に同期したセル周波数を示すクロック信号に基づいてストラテジ発生部２１やレーザ駆動部２２に必要な設定を行う。 - 特許庁

When the temperature correction request signal A is supplied to the RTC-IC 10, a switching circuit 13 switches a switching signal B from an L level to an H level and a correcting circuit 15 corrects the frequency of a reference clock signal CLK.例文帳に追加

ＲＴＣ−ＩＣ１０に温度補正要求信号Ａが供給された場合、切換回路１３は切換信号ＢをＬレベルからＨレベルに切換え、補正回路１５にて基準クロック信号ＣＬＫの周波数補正を行う。 - 特許庁

To provide a clock supply circuit which can supply clocks of different frequencies to respective processing circuits only by using an external oscillator of a low frequency and in which a circuit configuration can be simplified and low power consumption can be realized.例文帳に追加

低周波数の外部発振器を用いるだけでそれぞれの処理回路に異なる周波数のクロック信号を供給でき、回路構成を簡略化でき、低消費電力化を実現できるクロック供給回路を提供する。 - 特許庁

Therefore, since simulation can be performed in a form approximate to the case that the CPU board 40 and the simulation model 31 inside a PC 30 operate at the same clock frequency, the co-simulation well adapted for the actual LSI or the like is possible.例文帳に追加

そのため、ＣＰＵボード４０と、ＰＣ３０内のシミュレーションモデル３１とが、同一クロック周波数で動作する場合に近い形でシミュレーションができるので、実際のＬＳＩ等に適応したコ・シミュレーションが可能である。 - 特許庁

To provide a solid-state imaging apparatus which increases the setting degree of freedom of a frequency of a clock, which is used for a circuit operation, than that of the prior arts and can continuously output a generated digital signal to the outside.例文帳に追加

回路動作に用いるクロックの周波数の設定自由度を従来よりも高めることができるとともに、生成されたデジタル信号を間断なく外部に出力することが可能な固体撮像装置を提供する。 - 特許庁

When the reference clock frequency is 13.5 MHz, vertical display position control over the liquid crystal display element 121B is stopped at fixed intervals, and the ratio of an effective display area to an input video signal is varied.例文帳に追加

基準クロック周波数が１３．５ＭＨｚであるとき、液晶表示素子１２１Ｂの垂直方向の表示位置制御を一定間隔で停止し、入力映像信号に対する有効表示領域の比率を変化させる。 - 特許庁

To provide an oscillation apparatus suitable for integration, which can be easily downsized and generate clock signals, the oscillation frequency of which is stable in a wide operation temperature range with high controllability, with small power consumption.例文帳に追加

広い動作温度範囲にわたって発振周波数が安定なクロック信号を生成可能であり、その発振周波数の制御性が高く、消費電力が小さく、小型化が容易で集積化に適した発振装置を提供する。 - 特許庁

The IMT/PDC BCCH control section 2 synchronizes a clock between the systems, the PDC radio system and the IMT radio system, and informs the BCCH transmission frequency of an adjacent cell and relative timing to the terminal side by the BCCH.例文帳に追加

ＩＭＴ／ＰＤＣ ＢＣＣＨ制御部２はＰＤＣ無線システム及びＩＭＴ無線システムのシステム間のクロック同期をとるとともに、ＢＣＣＨによって端末側に隣接セルのＢＣＣＨ送信周波数、相対タイミングを報知する。 - 特許庁

To restrain increase of power consumption for processing even high- definition input image signals (high clock frequency and increase of the memory capacity for reducing or enlarging them.例文帳に追加

入力された映像信号が高精細(クロック周波数が高い)である場合でも、その映像信号の信号処理にともなう消費電力の増大を抑制し、縮小や拡大処理を行う為のメモリ容量の増大を抑制可能にする。 - 特許庁