「clock frequency」に関連した英語例文の一覧と使い方(79ページ目) - Weblio英語例文検索

An optical transmitter 1 installed in a first spot is provided with a GPS receiver 15, supplies a signal, in which the frequency of a reference clock outputted from the GPS receiver 15 is divided by a frequency divider 16, to a driving circuit 171 as a modulated signal and emits light 3 for measurement modulated by the modulated signal from a light source 172.例文帳に追加

第１の地点に設置される光送信装置１はＧＰＳ受信機１５を備え、該ＧＰＳ受信機１５から出力される基準クロックを分周器１６で分周した信号を変調信号として駆動回路１７１に供給し、光源１７２から前記変調信号により変調された測定用光３を放射する。 - 特許庁

To provide an image reader capable of synchronizing various kinds of control signals without changing circuit constitution in the case of having changed the ratio of the driving frequency of a photoelectric conversion means and an input clock frequency, the number of the output channels of the photoelectric conversion means, adjusting precision with respect to the pulse width and the phase of a control signal, etc.例文帳に追加

光電変換手段の駆動周波数と入力クロック周波数との比、光電変換手段の出力チャンネル数、および制御信号のパルス幅と位相に対する調整精度などを変更した場合に、回路構成を変更することなく各種制御信号の同期をとることができる画像読み取り装置を提供すること。 - 特許庁

Data for a burst period among component video signal digital data obtained by the analog/digital converter 2 are multiplied with sine wave digital data outputted from the sine wave digital data oscillator 4, the digital filter 5 suppresses an unnecessary high frequency component from the result of the multiplication, and the oscillated clock frequency of the VCO 8 is controlled by using the result.例文帳に追加

Ａ／Ｄ変換器２で得られる複合映像信号ディジタルデータのうちバースト期間のデータと正弦波ディジタルデータ発振器４の出力する正弦波ディジタルデータとを乗算し、その乗算結果からディジタルフィルタ５で不要な高周波成分を抑圧し、その結果を用いてＶＣＯ８の発振クロック周波数を制御する。 - 特許庁

At the time of transmission under the voice conference, the voice conference devices 101A to 101E supervise vacant states of frequency bands which are declared by itself, and if there are vacant bands, they perform broadcast transmission of the voice communication signal which modulates a carrier wave signal of the frequency band by a voice communication signal superimposing on an AC power signal synchronizing with the reference clock signal.例文帳に追加

音声会議中の送信時には、音声会議装置１０１Ａ〜１０１Ｅは、自身が宣言した周波数帯域の空き状況を監視し、空きがあれば、基準クロック信号に同期して、該当する周波数帯域の搬送波信号を収音信号で変調した音声通信信号をＡＣ電力信号に重畳させてブロードキャスト送信する。 - 特許庁

The phase control circuit 4 is a circuit capable of controlling a phase of the clock signal variably by a test executing person, and the first and second flip-flop 2, 3 are operated nonsynchonizedly using it to realize the operation test of the apparently high-frequency.例文帳に追加

この位相制御回路４はクロック信号の位相をテスト実施者が可変に制御できる回路であり、これを用いて第１および第２のフリップフロップ２、３を非同期に動作させ、見かけ上クロック周波数の高い動作テストを実現する。 - 特許庁

To provide a signal decoding circuit and a signal decoding method for decoding a signal that is applied to multivalue coding according to a time difference between a demodulated signal (A) REF and (B) DATA from two matched filters by using only a simple logic gate without using a high frequency clock.例文帳に追加

高周波クロックを使わずに簡単なロジック・ゲートのみを用いて、２つのマッチトフィルタからの復調信号（Ａ）ＲＥＦ，（Ｂ）ＤＡＴＡの時間差によって多値符号化されている信号を復号する信号復号化回路及び信号復号化方法を提供する。 - 特許庁

To provide an IC chip and an IC card capable of changing their own operating conditions and optimizing their settings in response to changes in their operating conditions when operating environments such as an electric power and a clock frequency that may be obtained from outside are changed.例文帳に追加

電力やクロック周波数等の外部から得られる動作環境が変化した場合に、その動作環境の変化に応じて自己の動作条件を変更して最適な設定にすることができるＩＣチップ及びＩＣカードを提供する。 - 特許庁

To reduce the loss of a processor processing time due to the frequent generation of switching in a power control method for reducing the power consumption of a CMOS-LSI circuit by dynamically switching a power supply voltage and a clock frequency during operation.例文帳に追加

電源電圧及びクロック周波数を動作中に動的に切換えることにより、ＣＭＯＳ−ＬＳＩ回路の消費電力を抑制する電力制御方法において、切換えが頻発することによるプロセッサ処理時間の損失を抑制する。 - 特許庁

To provide a pixel clock generation apparatus in which an increase in frequency of the pixel clocks is suppressed and a malfunction of an image data generation part is prevented when a correction of scanning width and a correction of pixels such as correction of positional deviation of the pixels are performed.例文帳に追加

走査幅の補正や画素の位置ずれ補正などの画素に対する補正を行った場合に、画素クロックの周波数上昇を抑えることができ、画像データ生成部の誤動作を防ぐことが可能な画素クロック生成装置を提供する。 - 特許庁

A sampling clock of a sampling frequency generator 16 for processing a digital baseband signal is used for a quadrature carrier wave of digital quadrature modulation, and at the same time, is used as a signal for local signal generation for up-converting the quadrature modulation output.例文帳に追加

デジタルベースバンド信号処理用のサンプリング周波数発生部１６のサンプリングクロックを、デジタル直交変調用の直交搬送波として用いると共に、直交変調出力のアップコンバート用のローカル信号生成のための信号としても用いる。 - 特許庁

To provide a spread spectrum communication system that can accurately detect a maximum correlation value without being affected by a frequency error of a reference oscillator by correcting a chip clock phase without using a highly accurate receiver-side reference oscillator.例文帳に追加

高精度の受信側基準発振器を使用することなくチップクロック位相の補正を行うことで、基準発振器の周波数誤差の影響を受けることなく最大相関値の正確な検出を可能にするスペクトラム拡散通信方式を提供する。 - 特許庁

To provide a technique for reducing power consumption by lowering a clock frequency in an idle period generated as a result of scheduling without decreasing a program execution speed by utilizing an analysis result of profile information especially in a multicore environment.例文帳に追加

特にマルチコア環境において、プロファイル情報の解析結果を利用して、プログラム実行速度を低下させることなく、当該スケジューリングの結果発生したアイドル期間のクロック周波数を下げることで消費電力を低減させる技術を提供する。 - 特許庁

In an initial state, when the superconduction frequency divider circuit receives a first SFQ pulse being an input clock signal IN, the SFQ pulse P1 is trapped by a superconducting loop comprising Josephson junctions 43, 44 and inductors 37, 38 as shown in an arrow 59.例文帳に追加

初期状態から、入力クロック信号ＩＮをなす１番目のＳＦＱパルスＰ１が入力すると、ＳＦＱパルスＰ１は、矢印５９で示すように、ジョセフソン接合４３、４４及びインダクタンス３７、３８からなる超電導ループにトラップされる。 - 特許庁

The maximum and minimum voltages of the signal S_1 can thus be original maximum and minimum voltages to suppress variations of a frequency T_O of a clock signal S_OUT caused by changes in voltage v_1 of the signal S_1 at the node N_1.例文帳に追加

これにより、信号Ｓ_1の最高電圧及び最低電圧を、本来の最高電圧又は最低電圧にすることができ、ノードＮ_1の信号Ｓ_1の電圧ｖ_1の変化によって生じるクロック信号Ｓ_OUTの周波数Ｔ_Oのずれを抑えることができる。 - 特許庁

The ring oscillator is constituted by connecting a plurality of logic gates in a ring shape and outputs a clock of designated frequency from one of the plurality of logic gates, and one of the plurality of logic gates is a switching circuit with two or more two inputs.例文帳に追加

リングオシレータ回路は、複数の論理ゲートがリング状に接続されて構成され、複数の論理ゲートのうちの１つから所定周波数のクロックを出力するもので、複数の論理ゲートのうちの１つが２入力以上の切替回路である。 - 特許庁

To provide a clock extracting device capable of shortening time by repulling so as not to largely deviate a PLL frequency deviate even when a reproduced signal from a disk is unstable and the undetected signal of the reproduced signal is not outputted.例文帳に追加

ディスクからの再生信号が不安定で、その再生信号の非検出信号が出力されないときにも、ＰＬＬ周波数が大きくはずれないように、再引き込みまでに時間を短縮することができるクロック抽出装置を提供する。 - 特許庁

A node (hereat, node 1) with a processing task assigned thereto via the cooperative clustering software 20 processes the assigned task, and a clock frequency for controlling a CPU (hereat, CPU 11) of the node is shifted to a predetermined higher state.例文帳に追加

また、連携クラスタリング制御ソフトウェア２０を介して処理業務を割り当てられたノード（ここではノード１）は、割り当てられた該業務を処理するが、該ノードのＣＰＵ（ここではＣＰＵ１１）を制御するクロック周波数は、所定の高状態に移行される。 - 特許庁

With reference to the predetermined time, an operation process, such as division of an acquired counter value by the predetermined time, acquires an error of the clock frequency (or period) of the oscillation circuit driving the slave CPU, and corrects the error, thereby improving the accuracy thereof.例文帳に追加

予め決められた所定時間を基準とし、得られたカウンタ値を所定時間で除算する等の演算処理によって、スレーブＣＰＵを駆動する発振回路のクロック周波数（又は周期）の誤差を求め、補正することによりその精度を高める。 - 特許庁

Based on a weighting data signal A outputted from the control circuit 12, a phase interpolation circuit 16 performs a phase shift by a phase shift amount obtained by further dividing a phase difference between the frequency-divided clocks phj, phj+1, and performs output as an output clock fout1.例文帳に追加

位相補間回路１６は、制御回路１２から出力される重み付けデータ信号Ａに基づいて、分周クロックｐｈｊ，ｐｈｊ＋１間の位相差の間を更に細分化した位相シフト量で位相シフトさせ、出力クロックｆｏｕｔ１として出力する。 - 特許庁

Additionally, the execution of the at least one command sets an operating parameter of the smartcard device, such as a clock frequency or a time of a non-volatile memory operation, thereby affecting the power consumption of the smartcard device during the subsequent execution.例文帳に追加

さらに、少なくとも１個のコマンドの実行が、クロック周波数または不揮発性メモリの動作時間等、スマートカード装置の動作パラメータを設定することにより、後続する実行の間のスマートカード装置の電力消費に影響を及ぼす。 - 特許庁

To solve the problem wherein the frequency of the clock or a voltage supplied to a CPU is reduced to reduce power consumption of the CPU, when the remaining capacity of a battery of an information processing apparatus becomes small, and causes all the functions of the information processing apparatus to deteriorate.例文帳に追加

情報処理装置のバッテリの残量が少なくなると、ＣＰＵに供給するクロック周波数や電圧を下げてＣＰＵの消費電力を低下させていたが、こうすることで情報処理装置の全部の機能が低下してしまう。 - 特許庁

To provide a signal synchronous circuit wherein the number of steps of flip-flops is reduced as compared with a conventional case by avoiding metastable state in a case that duty ratio of an input signal is not constant and a frequency of the input signal is close to that of a clock signal.例文帳に追加

入力信号のデューティー比が一定でなく、入力信号の周波数とクロック信号の周波数が近い場合に、メタステーブル状態を回避させたうえで、従来よりもフリップフロップの段数を減らした信号同期回路を提供する。 - 特許庁

The computation processing unit 9 computes an angular error θerr of the roller 1 based on a desired count value C(0) stored in a control data memory 8 and the ratio ω0/fc of a desired angular velocity ω0 to a frequency fc of the clock pulse.例文帳に追加

演算処理部９は送られたカウント値Ｃ（ｎ）と、制御データ記憶部８に記憶した目標カウント値Ｃ（０）と目標角速度ω０とクロックパルスの周波数ｆｃの比ω０／ｆｃによりローラ１の角度偏差θerrを算出する。 - 特許庁

To reduce the capacity of a buffer to be used for conversion while preventing overflow or underflow of the buffer in converting decoded data after performing OFDM modulation and transmission path decoding into a data stream synchronized with the clock of a stabilized frequency.例文帳に追加

ＯＦＤＭ復調及び伝送路復号が行われた後の復号データを、安定化した周波数のクロックに同期させたデータストリームに変換する際に、変換時に用いるバッファがオーバーフロー及びアンダーフローせずに、そのバッファの容量を少なくする。 - 特許庁

A current generation circuit 30 controls current I supplied to the respective inverters 21a-21x by controlling operations of PMOSs 25a-25x and NMOSs 24a-26x and as a result, performs frequency control of the first clock signal Φ.例文帳に追加

電流発生回路３０は、ＰＭＯＳ２５ａ〜２５ｘ及びＮＭＯＳ２６ａ〜２６ｘの動作を制御することで各インバータ２１ａ〜２１ｘに流れる電流Ｉを制御し、その結果として第１のクロック信号Φの周波数制御を行う。 - 特許庁

A counter 109 up-counts from a first value to a second value which is larger than the first value with prescribed time intervals when the vibration type actuator is accelerated, and a rate multiplier 110 outputs the clock of a frequency corresponding to the count value.例文帳に追加

カウンタ１０９が、振動型アクチュエータの加速時に第１の値から該第１の値よりも大きい第２の値まで所定の時間間隔ごとにアップカウントし、レートマルチプライア１１０が、このカウント値に応じた周波数をもつクロックを出力する。 - 特許庁

To provide a semiconductor device which has a PWM (pulse width modulation) waveform generation circuit and highly accurately converts a quickly changing input signal into an analog value in a simple constitution while using a clock of a low frequency of the PWM waveform generation circuit.例文帳に追加

ＰＷＭ波形発生回路の低い周波数のクロックを用いながらより簡単な構成で高速に変化する入力信号に対し高い精度でアナログ値に変換するＰＷＭ波形発生回路を有する半導体装置を提供する。 - 特許庁

A transfer rate mode determination part 440 determines the ratio of the measured effective transfer rate to a specified transfer clock frequency in each candidate transfer rate mode, and determines a maximum efficiency transfer rate mode deemed most efficient according to the value of the ratio.例文帳に追加

転送速度モード判定部４４０は、候補の転送速度モードごとに、計測された実効転送速度と規定の転送クロック周波数との比を求め、この比の値に基づいて最も効率がよいとされる最大効率転送速度モードを判定する。 - 特許庁

To provide a receiver and an image forming apparatus capable of obtaining certainly EMI reduction effect while preventing communication failure from occurring which is occurred when receiving data using a spread clock signal whose frequency is increased and decreased cyclically.例文帳に追加

周波数を周期的に増減させた拡散クロック信号を用いてデータを受信する場合に生じ得る通信の不成立を未然に防止でき、確実にＥＭＩ低減効果を得ることができる受信機器及び画像形成装置を提供する。 - 特許庁

This communication equipment is provided with a GPS(global positioning system) receiver (standard frequency signal generator 17) in both transmitter and receiver and generates carrier signals 22 and clock signals 21 based on a C/A code included in GPS signals received by the GPS receiver.例文帳に追加

送信機・受信機ともにＧＰＳ受信機（標準周波数信号発生装置１７）を備え、ＧＰＳ受信機が受信するＧＰＳ信号に含まれるＣ／Ａコードに基づいてキャリア信号２２およびクロック信号２１を生成する。 - 特許庁

When the wobbling signal is not reproduced during a jump operation or a seek operation, the semiconductor laser is driven by a second clock of a frequency larger than the servo control band of an actuator for converging the optical beam on the optical disk.例文帳に追加

また、ジャンプ動作時又はシーク動作時等のウォブル信号を再生しない場合には、光ディスクに光ビームを集光するためのアクチュエータのサーボ制御帯域よりも大きい周波数の第２のクロックによって半導体レーザを駆動する。 - 特許庁

A consumer's radio control timepiece 11 such as an alarm clock, a wristwatch or the like can be operated worldwide though the timepiece 11 is designed for the frequency and the encoding of the local long wave transmitter 12.例文帳に追加

目ざまし時計および腕時計のような消費者の無線制御時計１１は例えば、それらがローカルの長波時刻送信機１２の周波数および符号化のために設計されるだけであるにもかかわらず、世界的に作動されることができる。 - 特許庁

An A/D converter circuit 10 samples the 2nd intermediate frequency signal on the basis of a signal fed from the clock generating circuit 11, a demodulation circuit 12 demodulates the sampled signal, and an FFT circuit 13 applies FFT to the demodulated signal.例文帳に追加

第２の中間周波は、Ａ／Ｄ変換回路１０により、クロック発生回路１１から供給された信号に基づき標本化され、復調回路１２により復調され、FFT演算回路１３によりFFT演算が施されることにより、復調される。 - 特許庁

To enhance the power-saving effect without affecting the transmission rate of wireless communication in regard to a wireless communication device having an interface such as SDIO and arranged so that the data transfer rate is decided according to a clock frequency.例文帳に追加

ＳＤＩＯのような、クロック周波数に応じてデータ転送速度が決定されるようなインタフェースを備えた無線通信装置において、無線通信の通信速度に悪影響を与えることなく省電力効果を高めることを目的とする。 - 特許庁

Since one cycle of the C/A code is extremely accurate 1 ms, by generating the carrier signals and the clock signals with it as a reference signal, the frequency deviation of a transmission side from a reception side is eliminated and waveform distortion at the time of data transmission/reception is eliminated.例文帳に追加

Ｃ／Ａコードの１周期は極めて正確な１ｍｓであるため、これを基準の信号としてキャリア信号，クロック信号を発生することにより、送信側と受信側の周波数ずれが無くなりデータ送受信時の波形歪みがなくなる。 - 特許庁

The CPU circuit 13 controls the frequency adjustment circuit 15 and the DQ adjustment circuit 17 to variously change the frequencies of a clock signal CLK input to an external memory 210 and the delay amount of a data signal DQ.例文帳に追加

ＣＰＵ回路１３は、周波数調整回路１５およびＤＱ調整回路１７を制御することにより、外部メモリ２１０に入力されるクロック信号ＣＬＫの周波数およびデータ信号ＤＱの遅延量を種々変化させる。 - 特許庁

To provide a video display system capable of minimizing the number of video distribution units in use even when the limit of a clock frequency for display data synchronization is exceeded because of the number of display units which are connected in a lateral direction.例文帳に追加

横方向に接続する表示ユニット数により表示データ同期用のクロック周波数の制限が超えた場合でも、その周波数制限の範囲内で映像分配ユニットの使用個数を最小限に抑えることができる映像表示システムを得る。 - 特許庁

It can lower the error correction clock frequency when reproducing by making the capacity large for the error correction area, and can improve the vibration-proof property when recording by making the capacity large for the shockproof memory area.例文帳に追加

特に、再生時にはエラー訂正領域に割り当てる容量を大きくすることでエラー訂正処理のクロック周波数が下げられ、記録時にはショックプルーフメモリ領域に割り当てる容量を大きくすることで耐震性能を向上することができる。 - 特許庁

To obtain a sequential circuit, which operates at a high speed without tightening the requirement imposed on the performance of transistors that constitute shift registers and without increasing the frequency of clock signals, and to obtain a liquid crystal display device, which uses the circuit and has high definition.例文帳に追加

クロック信号の高周波化やシフトレジスタを構成するトランジスタの性能に対する要求を厳しくすることなく高速に動作する順序回路、並びにこのような順序回路を用いた高精細な液晶表示装置を提供する。 - 特許庁

When instruction data included in the extracted data element are power saving power mode change command, a power is supplied only to a CPU 30, an RAM 32, an ROM 33, an EEPREOM 34 and an NDP 36, and the frequency of the operation clock is reduced by half.例文帳に追加

抽出したデータ成分に含まれる命令データが省電力モード変更コマンドの場合は、ＣＰＵ３０、ＲＡＭ３２、ＲＯＭ３３、ＥＥＰＲＯＭ３４、ＮＤＰ３６のみに電力を供給するとともに動作クロックの周波数を半分にする。 - 特許庁

This power saving control system is configured to operate one CPU core 102 for detecting a restoration event to a normal operation mode among a plurality of CPU cores with a clock frequency which is lower than that in a normal operation mode, and to operate the other CPU core 103 in a low power consumption mode set in the CPU core.例文帳に追加

複数のＣＰＵコアのうち、通常動作モードへの復帰イベント検出用に１つのＣＰＵコアを通常動作モード時よりも低いクロック周波数で動作させ、他のＣＰＵコアはＣＰＵコアが備える低消費電力モードとする。 - 特許庁

In contrast, when the self-node device operates as a stand-by status, the power control means compares the second threshold Th2 with the detection result of the load detection means 2, to determine whether to make the frequency of the clock smaller than that in the normal state.例文帳に追加

これに対して、自ノード装置１が待機系として動作している場合は、第２の閾値Ｔｈ２と負荷検出手段２の検出結果とを比較することにより、クロックの周波数を通常状態よりも低減させるか否かを判定する。 - 特許庁

To provide a multi-core processor for reducing a power by a function of controlling a power supply voltage to be supplied to a plurality of processor cores that process a target group of tasks or the frequency of an operation clock in association with each other.例文帳に追加

一群のタスクに着目して、一群のタスクを処理する複数のプロセッサコアへ供給する電源電圧又は動作クロックの周波数を関連をもたせて制御する機能を備えることにより、低電力化を図ったマルチコアプロセッサの提供。 - 特許庁

In the CCD 11 of the high number of pixels, 800,000 pixels for instance, arranged at the tip of an electronic scope 1, by using the horizontal clock frequency of about 15 MHz, the image data of 15 frames (low read speed) are read in one second.例文帳に追加

電子スコープ１の先端に配置された、高画素数、例えば８０万画素のＣＣＤ１１において、約１５ＭＨｚの水平クロック周波数を用いることにより、１秒間に１５フレーム（低読出し速度）の画像データが読み出される。 - 特許庁

To provide a flat panel display device which is capable of displaying an image of high image quality without raising a clock frequency when performing partial screen display with monochromatic display in side areas of a display screen and with image display in the other areas.例文帳に追加

表示画面のサイド領域に単色表示を行い、その他の領域に画像表示を行う部分画面表示を行う場合、クロック周波数の高速化を行わず、高画質な画像表示を行うことができる平面表示装置を提供する。 - 特許庁