「clock frequency」に関連した英語例文の一覧と使い方(83ページ目) - Weblio英語例文検索

A decoded image signal V_D and the digitized analog image signal S_AD' are supplied to a synthesizing circuit 15 but when switching reception of the digital broadcast to reception of the analog broadcast, under control of a control circuit 7, a frequency of the reference clock ψ_D is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

A PLL circuit part comprising a phase comparator 5, a low-pass filter 6, a voltage-controlled oscillator 7, and a frequency divider 8 is placed in operation with an external input clock when the digital video signal is inputted, and with an external input horizontal synchronizing signal when the analog video signal is inputted.例文帳に追加

位相比較器５、ローパスフィルタ６、電圧制御発振器７、分周器８からなるＰＬＬ回路部を、ディジタル映像信号入力時では外部入力クロックによって動作させ、アナログ映像信号入力時では外部入力水平同期信号によって動作させる。 - 特許庁

In an independent medium interface part 12, this signal is received and a signal, in which the pulse width of a highest receiving frequency to be estimated in fluctuation of the duty ratio caused by the transmission line becomes 2^n-fold of a basic clock (n; natural number, n≥3), is transmitted corresponding to the local information.例文帳に追加

メディア独立インタフェース部１２は、この信号を受けて、伝送路によりデューティ比が変動した場合に推定される受信周波数の最も高い周波数のパルス幅が基本クロックの２のｎ乗（ｎ；自然数、ｎ≧３）倍になる信号をローカル情報に対応させて送信する。 - 特許庁

ADCs 151 and 152 perform sampling at the frequency of the clock signal oscillated by the self-running sampling trigger source 140 for an electrical signal converted by the local oscillator 110, the 90-degree phase hybrid circuit 120 and the photoelectric conversion units 131 and 132 to convert the electrical signal into a digital signal.例文帳に追加

ＡＤＣ１５１，１５２は、局部発振器１１０、９０°位相ハイブリッド回路１２０および光電変換素子１３１，１３２によって変換された電気信号を、自走サンプリングトリガ源１４０によって発振されたクロック信号の周波数によってサンプリングするデジタル変換を行う。 - 特許庁

In the transfer of data from a reading channel processor 13 to a demodulation part 14, decoding data is set to be a six channel parallel being the lowest common multiple of both data and an address and a clock whose frequency is divided into six is used so that a bit unit convenient for the address as well as is obtained in the demodulation part 14.例文帳に追加

リードチャネルプロセッサ１３から復調部１４へのデータの転送を、復調部１４にとってアドレス、データのどちらにも都合が良いビット単位になるように、復号データについては両方の最小公倍数である６チャネルパラレルとし、クロックについては６分周クロックとする。 - 特許庁

The patterned media 1 which sets recorded bits 8 made by intervals of a single pattern for every zone 2 in the circumferential direction is mounted on a drive to measure the degree of eccentricity of the patterned media 1 by a servo signal and increase and decrease frequency of the clock for recording/reproducing based on the measured degree of eccentricity.例文帳に追加

円周方向に各ゾーン２毎に単一のパターン間隔で作られた記録ビット８を設けたパターンドメディア１をドライブに搭載し、サーボ信号よりパターンドメディア１の偏芯量を測定し、測定したその偏芯量に基づいて記録再生のクロックの周波数を増減させる。 - 特許庁

A shift amount to a normal frequency of a PLL clock is detected from a distribution trend of appearance frequencies of signal patterns (n-1)T, nT and (n+1)T, when a pickup scans a VFO section where a single mark nT continues, and a correction amount fa is decided according to this shift amount.例文帳に追加

ｎＴの単マークが連続するＶＦＯ区間をピックアップが走査中であるときの信号パターン（ｎ−１）Ｔ、ｎＴ、（ｎ＋１）Ｔの出現頻度の分布傾向から、ＰＬＬクロックの適正周波数に対するずれ量を検出し、このずれ量に応じた補正量ｆａを決定する。 - 特許庁

A data latch circuit 12 of a source driver 1 is provided with DFFs 12A, 12B, and 12D which take in display data signal R.G.B in synchronous with both rising timing and falling timing of a clock signal SCK whose frequency is 1/2 of the display data signal R.G.B.例文帳に追加

ソースドライバ１におけるデータラッチ回路１２は、表示用データ信号Ｒ・Ｇ・Ｂの１／２の周波数であるクロック信号ＳＣＫの、立ち上がりと立ち下がりとの両方のタイミングに同期して、表示用データ信号Ｒ・Ｇ・Ｂを取り込むＤＦＦ１２Ａ・１２Ｂ・１２Ｄを備えている。 - 特許庁

To provide a processing system capable of transmitting data at a further high speed through a bus between a peripheral device and a processor without reducing the clock frequency of the according to the peripheral device having a low-speed storage device, and an access control circuit and method therefor to the storage device.例文帳に追加

低速な記憶装置を有する周辺装置に合わせてバスのクロック周波数を低下させることなく、周辺装置と処理装置とがバスを介してより高速にデータを伝送できる処理システム、および記憶装置に対するアクセス制御回路とその方法を提供する。 - 特許庁

When a phase shift of a reproduced signal relative to a channel clock is to be evaluated, from difference between output from a waveform equalization circuit to equalize an input reproduced signal to a predetermined target equalization characteristic and the target equalization characteristic, a group delay characteristic with respect to a frequency of the waveform equalization circuit is fixed.例文帳に追加

入力された再生信号を所定の目標等化特性に等化する波形等化回路の出力と、該目標等化特性との差分から、前記再生信号のチャネルクロックに対する位相ずれを評価する際に、該波形等化回路の周波数に対する群遅延特性を一定とする。 - 特許庁

To provide an exclusive control sequencer capable of preventing data destruction and smoothly restoring a normal operation even when a temporary synchronous deviation between clocks takes place even while a controlling means that operates by a different frequency clock can access the same bus line.例文帳に追加

異なる周波数のクロックで動作する制御手段から同一バスラインへのアクセスを可能としながらも、一時的なクロック間の同期はずれが生じた場合でもデータの破壊を防止し、スムーズに正常動作に復旧させることが可能な排他制御シーケンサを提供する。 - 特許庁

A notebook computer 1 includes a throttle control part 80 for performing throttle control for reducing a clock frequency of a CPU 11, and a battery charge control part 70 for controlling a charging current to a battery 44, and can perform two power saving control of the throttle control and battery charge control.例文帳に追加

ノート型パソコン１は、ＣＰＵ１１のクロック周波数を下げるスロットル制御を行わせるスロットル制御部８０と、バッテリ４４への充電電流を制御するバッテリ充電制御部７０とを有し、スロットル制御とバッテリ充電制御の２つの省電力制御が可能となっている。 - 特許庁

Consequently, even when the limit of the clock frequency for display data synchronization is exceeded because of the number of display units 7 connected in the lateral direction, the number of video distribution units 2 to be added can be minimized and the cost can greatly be reduced as compared with a conventional video display system.例文帳に追加

これにより、横方向に接続する表示ユニット７の数により表示データ同期用のクロック周波数の制限が超えた場合でも、映像分配ユニット２を追加する個数を最小限に抑えることができ、従来の映像表示システムよりも大幅なコストダウンが図れる。 - 特許庁

An SOF counter 21 and a TEL frame counter 22 respectively count frame synchronizing signals of an SOF and a 2nd (TEL sid) CODEC 4, a comparator arithmetic unit 23 conducts comparison arithmetic operations, and a frequency selector 28 receiving the result of the comparison arithmetic operation selects a drive speed (clock) of a 1st (PC side) CODEC 3.例文帳に追加

ＳＯＦと第２（ＴＥＬ側）ＣＯＤＥＣ４のフレーム同期信号を夫々ＳＯＦカウンタ２１およびＴＥＬフレームカウンタ２２によりカウントし、比較演算器２３により比較演算を行い、その結果に基づき周波数セレクタ２８により第１（ＰＣ側）ＣＯＤＥＣ３の駆動スピード（クロック）を切り替える。 - 特許庁

To solve the matter of a bus type clock distribution circuit that a factor of switching error or jitter is inherent to the circuit because a reflected waveform from each branch line is superimposed on a drive waveform, and thereby the distributable distance and the number of fan-out are retrained severely when it is applied to a high frequency circuit.例文帳に追加

関連技術のバス型クロック分配回路は、各分岐配線による反射波形が駆動波形に重なり合い、スイッチング誤りやジッタの要因を内在しており高周波回路に適用するにあたり分配可能な距離やファンアウト数が厳しく制約される。 - 特許庁

When a clock signal is supplied to the controller, the dual-mode charge pump circuit transmits charges to the reservoir capacitors CR1 and CR2 from the input supply at a high frequency by using the flying capacitor Cf so as to generate positive and negative output voltages Vout+ and Vout- from a positive input voltage +VDD.例文帳に追加

クロック信号がコントローラに供給され、フライングキャパシタＣｆを使用して、正の入力電圧＋ＶＤＤから正負の出力電圧Ｖｏｕｔ＋およびＶｏｕｔ−を生成するように、入力供給からリザーバキャパシタＣＲ１，ＣＲ２に電荷を高周波数で転送する。 - 特許庁

In a method for dividing the semiconductor integrated circuit device (corresponding to S1 and S2) into a plurality of groups and testing them simultaneously, in at least one group, the semiconductor integrated circuit device is made to operate by a clock signal (corresponding to CLK1 and CLK2) of a frequency that differs from those of the other groups.例文帳に追加

半導体集積回路装置（Ｓ１とＳ２に対応）を複数のグループに分けて同時に試験する方法であって、少なくとも１つのグループにおいて、他のグループとは異なる周波数のクロック信号（ＣＬＫ１とＣＬＫ２に対応）で半導体集積回路装置を動作させる。 - 特許庁

The two flip-flops are clocked by an input clock signal CK to supply a divided output signal OUT whose frequency is divided by 2 or by 3 in accordance with a division mode selection signal divb applied to the input of the first NAND logic gate 15.例文帳に追加

２つのフリップ・フロップは、分周された出力信号ＯＵＴを与えるために入力クロック信号ＣＫでクロックされ、その出力信号の周波数は、第１のＮＡＮＤロジック・ゲート１５の入力に与えられる分周モード選択信号ｄｉｖｂに応じて２又は３で分周される。 - 特許庁

Since time correction and clock frequency correction of the timepiece part are repeated, the time of the slave device 120 always agrees with the time of the master device 110 as well as during an offset correction time, to thereby achieve complete time synchronization with the master device 110 in the slave device 120.例文帳に追加

上述の時計部の時刻補正とクロック周波数補正とが繰り返されることで、スレーブ装置１２０の時刻は、オフセット補正時点だけでなく、常に、マスタ装置１１０の時刻と一致するようになり、スレーブ装置１２０においてマスタ装置１１０との完全な時刻同期化が可能となる。 - 特許庁

With a system reset signal as a trigger, clock signals are frequency-divided in counter ICs 256 and 257, the output signals of the counter IC 256 rise as H active signals with delay Tp from the change of the system reset signal and the output signals to a NOR gate IC 261 are changed to L.例文帳に追加

システムリセット信号をきっかけに、カウンタＩＣ２５６，２５７でクロック信号を分周し、システムリセット信号の変化からＴ_１遅れて、カウンタＩＣ２５６の出力信号がＨアクティブの信号として立ち上がり、ＮＯＲゲートＩＣ２６１への出力信号はＬに変化する。 - 特許庁

To provide a device and a method capable of satisfying need for enhanced capability for handling a frequency signal for any of a plurality of clock signal sources, and of satisfying additional need for enhanced capability for handling a plurality of processor components.例文帳に追加

複数のクロック信号ソースのいずれからの周波数信号も扱うための増大された能力に対する必要性を満たし、複数のプロセッサ構成要素を扱うための増大された能力に対するさらなる必要性も満たす装置および方法を提供すること。 - 特許庁

A 47h-code pulse E to be detected from a TS packet of a received signal by a 47h-code detector 4 is supplied to a phase difference detection circuit 15 after performing frequency-dividing by n by a divider 14, and phase difference K (=Δψ) with a clock F1 from a divider 8 of a PLL circuit is detected.例文帳に追加

４７コード検出器４で受信信号のＴＳパケットから検出される４７ｈコードパルスＥは、分周器１４でｎ分周された後、位相差検出回路１５に供給され、ＰＬＬ回路の分周器８からのクロックＦ１との位相差Ｋ（＝Δφ）が検出される。 - 特許庁

Thus, a CPU randomly generates an optional numerical value on the basis of a program, converts the optional numerical value to a voltage and supplies it to the input terminal of a crystal oscillator, and the crystal oscillator controls (changes the frequency of) the clock to be supplied to the random number counter by the change of the voltage.例文帳に追加

このため、ＣＰＵが任意の数値をプログラムに基づきランダムに生成し、当該任意の数値を電圧に変換して水晶発振器の入力端子に供給し、この水晶発器が電圧の変化により乱数カウンタに与えるクロックを制御（周波数変化）する。 - 特許庁

In the second demodulation circuit 20A, an XOR circuit 201 multiplies a branched signal by the demodulated signal of the high-speed side digital baseband signal, a lowpass filter 202 eliminates high frequency components, and clock data reproduction circuit 203 shapes a waveform to thereby demodulate the low-speed side digital baseband signal.例文帳に追加

第２の復調回路２０Ａでは、分岐した信号と高速側デジタルベースバンド信号の復調信号をＸＯＲ回路２０１で掛け算し、ローパスフィルタ２０２で高周波成分を取り除き、クロックデータ再生回路２０３で波形整形することで、低速側デジタルベースバンド信号を復調する。 - 特許庁

An adaptive equalizer for use in a serial communication link uses timing information, generated by the phase detector of a clock and data recovery circuit of the serial communication link and a frequency pattern of the recovered data, to decide whether the data received in the serial communication link are over-equalized or under-equalized.例文帳に追加

シリアル通信リンクに使用する適応等化器システムは、そのリンクのクロック・データ再生回路の位相検出器及び再生データの周波パターンで生成されるタイミング情報を使用し、シリアル通信リンクで受信するデータが、過剰等化又は過少等化であるかを判断する。 - 特許庁

By restraining the number of times the switching control signals, having the second pulse width, appear during the one control cycle Tc, the precision of the output voltage is increased equivalently, thereby allowing the switching power supply to be controlled more precisely without increasing the clock frequency fs.例文帳に追加

１制御周期内Ｔｃにおいて第２のパルス幅をもつスイッチング制御信号の出現回数を制御することにより等価的に出力電圧精度が高められることから、クロック周波数ｆｓを高めることなく、より高精度にスイッチング電源装置を制御することが可能となる。 - 特許庁

The oscillator that generates a clock signal of a prescribed frequency has oscillation circuits (100, 200, 300, 400) where gates including at least one inverting gate (I) are connected in cascade in a ring and an exclusive OR gate (X) having an oscillation control input is properly inserted to the ring.例文帳に追加

所定の周波数のクロック信号を生成する発振器において，少なくとも１個の反転ゲート（Ｉ）が含まれる複数のゲートを環状に縦列接続し，その中に，発振制御入力を有する排他的論理和ゲート（Ｘ）を適宜挿入した発振回路（100,200,300,400）を有する。 - 特許庁

A decoded image signal VD and the digitized analog image signal SAD' are supplied to a synthesizing circuit 15 and when switching reception digital broadcasting reception to analog broadcasting reception, under the control of a control circuit 7, the frequency of the reference clock ϕD is fixed to a value just before switching.例文帳に追加

復号画像信号Ｖ_Dとデジタル化アナログ画像信号Ｓ_AD’とは合成回路１５に供給されるが、デジタル放送の受信からアナログ放送の受信に切り替わるとき、制御回路７の制御により、基準クロックφ_D の周波数が切り替え直前の値に固定される。 - 特許庁

To provide a transmission I/F which can flexibly deal with such a device as the impact of a high frequency clock, being employed in a transmission circuit between the emission data processing section and the driver section of a light emitting source in an image forming apparatus, onto the EMC is reduced and diversified through a simple arrangement.例文帳に追加

画像形成装置における発光用データ処理部と発光源のドライバ部間の伝送回路で用いる高周波クロックによるＥＭＣ等への影響を簡素な構成で低減化し、かつ多様化したデバイスに柔軟に対応し得る伝送Ｉ／Ｆを提供する。 - 特許庁

These units are operated by the power saving mode in the absence of the touch, and a power source is not supplied to a portion of a signal reading unit, due to which the electric power consumption can be reduced and since the units operate in synchronization with a clock signal having a low frequency, the electric power consumption can be further reduced.例文帳に追加

本発明によれば、接触がなければ節電モードで動作して信号読取部の一部に電源を供給しないことによって、電力消費を減らすことができ、低い周波数を有するクロック信号に同期して動作するためにさらに消費電力を減らすことができる。 - 特許庁

The signal processing unit parallelizes a signal of a clock of first frequency (f) to generate a first intermediate parallel RGB signal, and arranges a second intermediate parallel RGB signal having the same content adjacently to the first intermediate parallel RGB signal in the direction of a time base.例文帳に追加

信号処理部では、第１の周波数（ｆ）のクロックのデジタル信号を並列化し、第１の中間並列ＲＧＢ信号を生成し、かつこの第１中間並列ＲＧＢ信号の時間軸方向の隣に同じ内容の第２中間並列ＲＧＢ信号を配置する。 - 特許庁

In order to minimize the extent of circuitry that must be provided to distribute power consumption control signals, clock frequency control 26, 30, 70 or power-down commands 31, 67, 68 are utilized to modify controlled circuit component power consumption without actually controlling power supply circuits.例文帳に追加

電力消費制御信号の分配に必要な回路の範囲を最小にするために、クロック周波数制御２６，３０，７０や電力供給停止コマンド３１，６７，６８などにより、電源供給回路の実際の制御によることなく制御対象の回路構成部分を改変する。 - 特許庁

To provide a packet transmitter-receiver capable of preventing overflow and underrun of transmission data without losing interchangeability with a general packet communication method even in the case that a communication partner does not include means for solving a deviation in a clock frequency between transmission side and reception side.例文帳に追加

一般的なパケット通信方法との互換性を失うことなく、通信相手が送信側と受信側とのクロック周波数の偏差を解決する手段を備えていなくても、送信データのオーバーフローやアンダーランを防ぐことができるパケット送受信装置を提供する - 特許庁

It also determines a second correction value, when the power supply to the device is cut, on the basis of a correction value for correcting the errors in frequency and the device outside temperature measured by an outside temperature sensor 4 for measuring the outside temperature of the device, and sets the value in a correcting means 1b of the real-time clock 1.例文帳に追加

また、装置電源を切断する際には、上記周波数誤差を補正するための補正値と、装置外の温度を測定する外部温度センサ４により測定される装置外温度に基づき第２の補正値を求めて、リアルタイムクロック１の補正手段１ｂに設定する。 - 特許庁

A second final-stage buffer 418 receives the first signal and provides a second signal having a second frequency and synchronizes the second signal with the first signal and propagates the synchronized second signal to at least one other clock mesh 416 of the apparatus.例文帳に追加

第２の最終段のバッファ４１８は、第１の信号を受け、第２の周波数を有する第２の信号を提供し、第２の信号を第１の信号と同期せしめ、同期処理後の第２の信号を本装置の少なくともひとつの別のクロックメッシュ４１６へ伝搬せしめる。 - 特許庁

Then an effectiveness discrimination circuit 25 allows a multiplexer 26 to select period data D1 of the period counter 4 and to quickly output a multiplied clock signal fm just after frequency multiplication is started and thereafter switches the multiplexer 26 to select period data D1' as an object of the frequency multiplication arithmetic processing after a lapse of a time when the period data D1' counted by the period counter 24 are effective.例文帳に追加

そして、有効判定回路２５は、周波数逓倍動作を開始した直後はマルチプレクサ２６により周期カウンタ４側の周期データＤ１を選択して逓倍クロック信号ｆｍを迅速に出力し、それ以降、周期カウンタ２４によってカウントされた周期データＤ１’が有効になる時間が経過すると、当該周期データＤ１’を選択するようにマルチプレクサ２６を切替えて周波数逓倍演算処理の対象とする。 - 特許庁

The apparatus has a line for connecting the output of a VCO 4 in a PLL circuit to a frequency counter 17, to feed the counter 17 with a clock signal 16 for measuring the output frequency of the VCO 4.例文帳に追加

ＰＬＬ回路内のＶＣＯ４の出力を周波数カウンター１７に接続し、ＶＣＯ４の出力周波数測定のためのクロック信号１６をその周波数カウンター１７に供給するラインを有し、ＰＬＬロックするための選局データを供給して、ＰＬＬがロックアップ動作を開始すると同時に、クロックごとにＶＣＯ４の出力周波数を順次測定するとともにクロック数を測定し、測定結果を記憶する。 - 特許庁

The frequency-voltage conversion circuit comprises: a differentiation circuit receiving a clock signal; a buffer circuit receiving an output from the differentiation circuit outputting it as a pulse wave; an integration circuit converting the pulse wave output by the buffer circuit to a DC voltage; and a MOS transistor receiving the clock signal at a gate terminal and having a source terminal connected to a ground terminal and a drain terminal connected to an output terminal of the differentiation circuit.例文帳に追加

周波数−電圧変換回路は、クロック信号を受信する微分回路と、微分回路の出力を受けてパルス波として出力するバッファ回路と、バッファ回路から出力されたパルス波を直流電圧に変換する積分回路と、クロック信号をゲート端子で受信するとともに、ソース端子が接地端子に接続され、ドレイン端子が微分回路の出力端子に接続されたＭＯＳトランジスタと、を備えている。 - 特許庁

This microcomputer system which operates with a microcomputer-operated clocked and clocks using a clock 3 clocking according to the operation of a clocking quartz oscillator 1 separately from the microcomputer operated clock judges that the clocking is abnormal, when the frequency or cycle of pulses output by the clocking quartz oscillator or their divided pulses in not within a prescribed range.例文帳に追加

マイコン動作用クロックにより動作すると共に、該マイコン動作用クロックとは別個に時刻計時用水晶振動子１の動作に基づいて発生される時刻計時用クロック３により時刻計時を行うマイコンシステムにおいて、前記時刻計時用水晶振動子より出力されるパルスまたはその分周パルスの周波数または周期が所定の範囲内に収まっていない時に、前記時刻計時が異常であると判定するようにしている。 - 特許庁

An RTC section 115 and a reference clock generating section 111 give signals to a base band section 117, which compares both the signals, and the base band section 117 feeds back the frequency error of the RTC calculated as a result of comparison to the RTC section 115, wherein the RTC correction is automatically carried out.例文帳に追加

ＲＴＣ部１１５及び基準クロック発生部１１１からベースバンド部１１７に信号を入力し、ベースバンド部１１７にて両者の比較を行い、比較結果として算出されたＲＴＣの周波数誤差をベースバンド部１１７がＲＴＣ部１１５にフィードバックし、ＲＴＣ補正を自動的に行う。 - 特許庁

This ultrasonic motor control circuit includes a direct digital synthesizer 110 to control the operation of an ultrasonic motor 100 by applying a driving signal to the motor, so that a basic waveform fd0 of frequency which operates in response to a clock signal fc and changes according to control data df given with a figure is outputted.例文帳に追加

超音波モータ制御回路は、超音波モータ１００に駆動信号を印加してその動作を制御する為、ダイレクト・デジタル・シンセサイザ１１０を備えており、クロック信号ｆｃに応じて動作し数値で与えられる制御データｄｆに従って変化する周波数の基本波形ｆｄ０を出力する。 - 特許庁

This CPU core voltage switching circuit is provided in a portable information terminal and characterized by setting CPU clock frequency as a half of the one when the portable information terminal is at a state of initial start or an initialized state of memory data when application software is used by the portable information terminal.例文帳に追加

携帯情報端末に備えられるＣＰＵコア電圧切替え回路であって、前記携帯情報端末が、アプリケーションソフトを使用する時には、ＣＰＵクロック周波数を、初期起動状態及びメモリデータ初期化状態にある時の半分の周波数とすることを特徴とするＣＰＵコア電圧切替え回路。 - 特許庁

A basic clock, an input horizontal synchronizing signal and gate pulses A and B from gate pulse generating circuit A2 and B3 are respectively inputted to synchronism discriminating circuits A4 and B5, it is checked whether the horizontal synchronizing signal exists in the term of the gate pulse A or B, and the result is outputted to a horizontal frequency discriminating circuit 6.例文帳に追加

同期判定回路Ａ４，Ｂ５には、それぞれ基本クロック，入力水平同期信号，ゲートパルス発生回路Ａ２，Ｂ３からのゲートパルスＡ，Ｂが入力され、ゲートパルスＡ又はＢ期間内に水平同期信号が存在するかどうかをチェックし、その結果を水平周波数判別回路６に出力する。 - 特許庁

To provide a voltage boosting device in which the operation is stabilized after starting a DC-DC converter before the operation is settled by performing variable control of the frequency of a clock signal depending on the boosting operation or dropping operation when the DC-DC converter is started, and to provide a voltage dropping device and a liquid crystal display.例文帳に追加

ＤＣ−ＤＣコンバータの起動時の昇圧動作又は降圧動作に応じたクロック信号の周波数の可変制御を行って、ＤＣ−ＤＣコンバータの起動時から安定動作に移行するまで動作を安定させる電圧昇圧装置、電圧昇降圧装置及び液晶表示装置を提供する。 - 特許庁

In the drive apparatus, in drive pulses supplied to a 3 line color CCD line sensor 100, among a plurality of drive pulses except an RS pulse and ϕ2B pulse which are drive pulses determining the phase of the output signal, arbitrary drive pulses, for example, transfer pulses ϕ1 and ϕ2 are set as pulses synchronized with a frequency-modulated clock.例文帳に追加

３ラインカラーＣＣＤラインセンサ１００に供給する駆動パルスのうち、出力信号位相を決定する駆動パルスであるＲＳパルス，φ２Ｂパルス以外の複数の駆動パルスの内、任意の駆動パルス例えば、転送パルスφ１，φ２を周波数変調されたクロックに同期したパルスとする。 - 特許庁