「clock frequency」に関連した英語例文の一覧と使い方(82ページ目) - Weblio英語例文検索

When the video signal whose frequency band is limited, the magnification/reduction circuit 2 does not magnify the signal in the horizontal direction, but the A/D converter 1 uses a sampling clock corresponding to the magnification in the horizontal direction to convert the video signal into a digital signal, thereby magnifying the video signal into the horizontal direction.例文帳に追加

帯域制限されたビデオ信号のときには、拡大縮小回路２は、水平方向の拡大処理を行うことなく、ＡＤコンバータ１が、水平方向の拡大率に対応したサンプリングクロックを用いてデジタル信号に変換することによって、ビデオ信号を水平方向に拡大する。 - 特許庁

In the simulation, a given time Δt is divided by N in which (leak rate of main buffer/system clock frequency)×N (N: integer) is an integer, and the remainder R is carried over to a next operation, so that a present leak data amount of a main buffer is integer-calculated based on the quotient composed of an integer.例文帳に追加

シミュレーションでは、（メインバッファのリークレート／システムクロック周波数）×Ｎ（Ｎは整数）が整数となるＮで、所定時間Δｔを除算した余りＲを次回の演算に持ちこすことで、整数からなる商に基づき現在のメインバッファのリークデータ量を整数演算する。 - 特許庁

Since a wireless transmitter/receiver 310, a microcomputer 320, an oscillation circuit 330 and clock frequency alteration means 340, 350 are packaged while being sealed integrally, and the microcomputer 320 is not required to be mounted on a packaging substrate 200; the transmitter/receiver 100 itself can be miniaturized.例文帳に追加

無線送受信部３１０、マイコン部３２０、発振回路３３０クロック周波数変更手段３４０、３５０を一体に封止して実装することにより、実装基板２００上にマイコン部３２０を配置する必要がないため、送受信装置１００自体の小型化を達成している。 - 特許庁

The jitter control means composed of a frequency dividing circuit 12, phase comparing circuits 14 and 15, counters 15 and 17 and a variable delay circuit 13 updates the select signal until selecting a reception side terminal in which the capacitive reflection pulse is overlapped on the jitter portion of the input clock in the reception side terminal.例文帳に追加

分周回路１２、位相比較回路１４、１５、カウンタ１５、１７、可変遅延回路１３からなるジッタ調整制御手段は、受信側端子における入力クロックのジッタ部分に容量性反射パルスが重なる受信側端子を選択するまで選択信号を更新する。 - 特許庁

Concerning the method for reducing the power consumption of radio equipment, in order to provide a radio communication function, on the basis of a read signal SRD for instructing the read of data outputted from a CPU 1 for controlling respective parts of the radio equipment, the frequency of a clock CK supplied to the CPU 1 is controlled.例文帳に追加

開示される無線機器の消費電力低減方法は、無線通信機能を実現するために、無線機器の各部を制御するＣＰＵ１から出力されるデータの読み出しを指示するリード信号Ｓ_ＲＤに基づいて、ＣＰＵ１に供給されるクロックＣＫの周波数を制御する。 - 特許庁

To solve the problem that when a display having high resolution called as an XGA is to be tested, since the clock frequency of data becomes a very high speed such as becoming 65 MHz, it is a problem to provide a general purpose automatic display signal deciding device which is of inexpensive and which is capable of automatically and surely deciding till a display having high resolution.例文帳に追加

ＸＧＡと呼ばれる高解像度の表示をテストする場合、データのクロック周波数が６５ＭＨｚと非常に高速になるため、安価で尚且つ高解像度の表示まで自動でかつ確実に判定できる汎用の表示信号自動判定装置を提供することである。 - 特許庁

A divider/gate circuit 108 produces a gate signal 110 that is at a substantially steady state null level when the control signal SS-CONT is at the first logic level and that oscillates at a local clock frequency when the control signal SS-CONT is at the second logic level.例文帳に追加

分周ゲート回路１０８は、制御信号ＳＳ−ＣＯＮＴが第１論理レベルのときに、実質的に定常状態のヌルレベルとなり、制御信号ＳＳ−ＣＯＮＴが第２論理レベルのときに、ローカルクロック周波数で振動するゲート信号１１０を生成する。 - 特許庁

A voltage controlled oscillator 270 generates a clock signal having a variable frequency corresponding to the level of a control voltage, and a control voltage generator 260 utilizes a difference between a prescribed reference voltage and a feedback voltage reflecting the first driving voltage to generate the control voltage.例文帳に追加

電圧制御発振器２７０は制御電圧のレベルに応じた可変の周波数を有するクロック信号を発生し、制御電圧発生器２６０は所定の基準電圧と第１駆動電圧を反映するフィードバック電圧との差を利用して制御電圧を発生する。 - 特許庁

To solve the problem that a plurality of PLL circuits, serial-parallel conversion circuits and latch circuits of different frequencies are required in transmitter and receiver sides for serially transmitting/receiving row data signals different in frequency from column data signals based on clock signals generated from different PLL circuits.例文帳に追加

列側データ信号と周波数の異なる行側データ信号を異なるＰＬＬ回路から生成したクロック信号でシリアル送受信するために、周波数の異なるＰＬＬ回路、直列−並列変換回路、及びラッチ回路を送受信側で複数個使用しなければならない。 - 特許庁

Thus, the oscillator and the crystal vibrator of the portable radio equipment do not require frequency synchronizing operation and clock synchronizing operation in the digital part and the portable radio equipment can be composed of the oscillator and the crystal vibrator simplified rather than conventional one so that miniaturization is enabled.例文帳に追加

この方法によれば携帯無線機の発振器、水晶振動子は周波数同期操作並びにデジタル部におけるクロック同期操作が不要であり、従来に比べより簡易な発振器、水晶振動子によって構成が可能であるので、小型化を図ることができる。 - 特許庁

To provide a frame signal processing method and a frame signal processor which enable an idle column to be formed in an inter-frame gap where the idle column is absent without changing the frequency of clock signals in the case of increasing the parallel number of parallel signals.例文帳に追加

本発明は並列信号のパラレル数を増やした場合にクロック信号の周波数を変更することなくアイドルカラムの存在しないインターフレームギャップにアイドルカラムを形成することが可能なフレーム信号処理方法及びフレーム信号処理装置を提供することを目的とする。 - 特許庁

A logic circuit 240 outputs a timing regulating signal PS regulating an effective scanning range and waveform data WD corresponding to the frequency of the pixel clock in accordance with the temporal change of the scanning speed of the scanner 210 in response to the signal CP2 and the signal MCK.例文帳に追加

ロジック回路２４０は同期信号ＣＰ２およびクロック信号ＭＣＫに応答して有効走査範囲を規定するタイミング規定信号ＰＳおよび共振スキャナ２１０の走査速度の時間的変化に応じた画素クロックの周波数に対応する波形データＷＤを出力する。 - 特許庁

This magnetic reproducing device alters an offset voltage for altering a center level of a lock range of a PLL circuit 6, and also alters an error voltage value for altering a clock frequency of the PLL circuit 6 according to the running direction of the reproducing head of a rotary head for reproducing the information and the magnetic tape.例文帳に追加

モード、その情報を再生する回転ヘッド１の再生ヘッドＡ，Ｂ、及び磁気テープの走行方向に応じて、ＰＬＬ回路６のロックレンジのセンターレベルを変更するためのオフセット電圧を変更し、また、ＰＬＬ回路６のクロック周波数を変更するためのエラー電圧値を変更する。 - 特許庁

To provide a PLL circuit having an automatic regulating function of a free-running frequency of a voltage-controlled oscillator (VCO) without influence of the stability of a circuit to the operation stability without the need for a circuit for generating a reference clock signal of high stability.例文帳に追加

高度の安定性を有する基準クロック信号を発生するための回路を必要とせず、従って、動作安定性がそのような回路の安定性によって影響されることのない、電圧制御発振器（ＶＣＯ）の自走周波数の自動調整機能を有するＰＬＬ回路を提供する。 - 特許庁

In order to minimize the extent of a circuit that should be provided to distribute power consumption control signals, other techniques such as clock frequency control or power down commands are utilized to modify circuit components to be controlled without actually controlling power supply circuits.例文帳に追加

電力消費制御信号の分配に必要な回路の範囲を最小にするために、クロック周波数制御や電力供給停止コマンドなどの手法を用いて、電源供給回路の実際の制御によることなく制御対象の回路構成部分を改変する。 - 特許庁

To provide a semiconductor integrated circuit, a semiconductor integrated circuit design method and a semiconductor integrated circuit design program capable of reducing the number of test patterns with respect to a semiconductor integrated circuit including an internal clock domain having data path dependency operated in the same frequency.例文帳に追加

同一の周波数で動作するデータパス依存関係を有する内部クロックドメインを含む半導体集積回路に対して、テストパターン数を削減することができる半導体集積回路、半導体集積回路設計方法及び半導体集積回路設計プログラムを提供すること - 特許庁

The calculation unit changes the control data within a time tolerance obtained from a relationship between the remaining processing time that decreases as the decoding process progresses and the present frequency of a synchronous clock signal of the decoding unit, with respect to a predetermined time assigned for decoding one frame.例文帳に追加

前記演算部は、１フレームに対する復号に割当てられた所定時間に対して復号処理の進行に従って減少する残り処理時間と前記復号部の同期クロック信号の現在の周波数との関係から得られる余裕時間の範囲内で制御データを変更する。 - 特許庁

Intensity of a light beam in the image area is corrected in a desired pattern such that unevenness of density of an image is corrected in the main scanning direction of a light beam by switching the up/down signal SCUD between H and L thereby varying the frequency of the clock signal SCCLK.例文帳に追加

このように、アップダウン信号ＳＣＵＤのＨ／Ｌを切り替え、クロック信号ＳＣＣＬＫの周波数を変化させることで、光ビームの主走査方向における画像の濃度ムラを補正するように、所望のパターンで画像領域における光ビームの強度を補正する。 - 特許庁

A sound signal processing circuit includes a gate circuit which passes a clock of a predetermined frequency during a period when a switch is operated, a counter for counting the clocks which passed through the gate circuit, and a volume regulation circuit which regulates the volume level of a sound signal according to the count of the counter.例文帳に追加

スイッチが操作されている期間、所定周波数のクロックを通過させるゲート回路と、前記ゲート回路を通過した前記クロックをカウントするカウンタと、前記カウンタのカウント値に応じて、音声信号の音量レベルを調整する音量調整回路と、を備える。 - 特許庁

To generate a stable clock even in the case of using a voltage controlled oscillator(VCO) having a wide frequency variable area by outputting an exact control voltage corresponding to a phase difference between a reference signal and a compare signal to the VCO even when the phase difference is close to '0'.例文帳に追加

基準信号Ｒｅと比較信号Ｖａの位相差が０付近となった場合でも、位相差に応じた正確な制御電圧をＶＣＯ１４へ出力して、非常に広い周波数可変域をもつＶＣＯ１４を使用した場合でも安定したクロックを生成すること。 - 特許庁

The control means 4 has a clock signal, and controls switching elements Q1-Q4 with digitally generated gate signals to change the frequency of a rectangular voltage applied between nodes Nd1-Nd2, whereby controlling the output power of the DC-DC converter 3 as a resonant converter.例文帳に追加

制御手段４は、クロック信号を備え、デジタル的に生成したゲート信号によりスイッチング素子Ｑ１〜Ｑ４を制御し、ノードＮｄ１〜Ｎｄ２間に印加する矩形波状電圧の周波数を変化させて、共振形コンバータであるＤＣ−ＤＣコンバータ３の出力電力を制御する。 - 特許庁

Therefore, even when the frequency of the reference clock is switched and the charging time periods of capacitors C1 and C2 are changed, the maximum charging voltages of the capacitors C1 and C2 can be set at a half of a chargeable voltage, so that the normal PWM waveform can be outputted.例文帳に追加

従って、基準クロックの周波数が切り換えられ、コンデンサＣ１，Ｃ２の充電時間が変化した場合にも、コンデンサＣ１，Ｃ２の最大充電電圧を充電可能電圧の１／２の電圧に設定することができ、正常なＰＷＭ波形を出力することができる。 - 特許庁

To obtain a decoder for video signal employing a free run clock in which the image quality is enhanced by calculating a line frequency for optimizing the line correlation when constituting an Y/C separation comb filter thereby regulating the delay per one delay line automatically to a proper value.例文帳に追加

フリーランクロックを用いた映像信号用デコーダ装置において、Ｙ／Ｃ分離櫛形フィルタを構成する場合に、ライン相関関係が最適となるライン周波数を算出して１遅延線当たりのディレイ量を適正値に自動調整することで画質を向上させる。 - 特許庁

To provide a method for easily measuring frequency distribution of jitters of digital data signals transmitted by serial communication, without requiring a clock signal for specifying a reference time, and forming system configuration for the measurement to be low in cost and high in versatility.例文帳に追加

シリアル通信により伝送されるデジタルデータ信号のジッタの度数分布を、基準時刻を規定するクロック信号を必要とすることなく手軽に計測することができ、その計測のためのシステム構成を安価で汎用性の高いものとすることができる方法を提供する。 - 特許庁

An electronic endoscope 10 subjecting the output signal of a CCD to digital image processing is connected to a processor 18 through a cable and a waveform smoothing circuit 16 is provided in the electronic endoscope 10 to remove a high frequency noise component present in a video signal and a clock signal.例文帳に追加

ＣＣＤ１１の出力信号をデジタル映像処理する電子スコープ１０がケーブルを介してプロセッサ装置１８に接続されており、この電子内視鏡１０に、波形平滑回路１６を設け、ビデオ信号及びクロック信号に存在する高周波ノイズ成分を除去する。 - 特許庁

This frequency modulation is carried out meeting the condition that the luminance or average luminance of arbitrary luminance data, obtained with a modulation clock corresponding to an adjacent row wire, in one frame or two or more frames is less than a permissible value determined by the luminance data.例文帳に追加

この周波数変調は、隣接する行配線に対応する変調クロックによって得られる任意の輝度データに対する１フレーム内における輝度又は２フレーム以上の平均輝度が、輝度データによって決定される許容値以下となる条件を満足するように行われる。 - 特許庁

To solve a problem that the power consumption of a drive circuit of an inputted counter data signal increases when a clock frequency is raised in a latch circuit with an SRAM structure or a DRAM structure, in a column-parallel AD conversion circuit constituted of a comparator and a latch circuit that takes a counter value therein.例文帳に追加

比較器とカウンタ値を取り込むラッチ回路で構成される列並列ＡＤ変換回路において、ＳＲＡＭ構成またはＤＲＡＭ構成のラッチ回路ではクロック周波数を高くすると入力するカウンタデータ信号の駆動回路の消費電力が大きくなる。 - 特許庁

The circuit detects and analyses a jitter/wander component and a frequency sudden change state based on phase comparison data of a PLL part 100 that reproduces a clock of an SDH (Synchronous Digital Hierarchy) signal and an Ethernet signal from an OTN (Optical Transport Network) signal, and controls a loop gain of the PLL part 100 based on the result.例文帳に追加

本実施形態の回路は、OTN（Optical Transport Network）信号からSDH（Synchronous Digital Hierarchy）信号及びEthernet信号のクロックを再生するPLL部100の位相比較データを基に、ジッタ・ワンダ成分及び周波数急変状態を検出、解析し、その結果を基に、PLL部100のループゲインを制御することを特徴とする。 - 特許庁

By this, even if source voltages 103-n and 104-n that the second power source generating circuit 1-2 controls change (vary), a change (variation) in the frequency of the output clock is smaller than that in such a case that delay times of all the inverting circuits are varied and controlled like before.例文帳に追加

したがって、第２の電源生成回路１−２が制御する電源電圧１０３−ｎ,１０４−ｎが変化(変動)しても出力クロック１００の周波数の変化(変動)は従来のように全ての反転回路の遅延時間を変更制御する場合に比べて小さい。 - 特許庁

Three word clock signals (second driving signals) WDCK1, WDCK2 and WDCK3 which have different phases with the same frequency, the same waveform and the same duty ratio, are provided as signals for taking musical sound data SD1, SD2 and SD3 into buffers 27, 28, 29 and 32.例文帳に追加

３つのワードクロック信号（第二の駆動信号）ＷＤＣＫ１、ＷＤＣＫ２、ＷＤＣＫ３は、位相はずれているが、同じ周波数、同じ波形、同じデューティー比であり、上記バッファ２７、２８、２９、３２に、楽音データＳＤ１、ＳＤ２、ＳＤ３を取り組むための信号として供給される。 - 特許庁

A count value of a frequency dividing counter 3 which determines a communication rate is compared with a value calculated from a difference between a falling delay and a start-up delay by a comparing circuit 4, and data are received with a coincident signal being made a data reception shift clock (S201), thereby enabling reception data to be captured at an optimum position.例文帳に追加

通信速度を決定する分周カウンタ３のカウント値と、立下り遅延と立上り遅延の差から算出された値を比較回路４で比較し、一致した信号をデータ受信シフトクロック（Ｓ２０１）としてデータを受信することで、最適の位置で受信データを取り込むことが実現できる。 - 特許庁

The semiconductor device includes a power source noise observing circuit 1 for observing power source noise in the semiconductor device, a clock generating circuit 2 in which frequency of generated clocks 301 changes based on an output of the power source noise observing circuit 1, and an operation circuit block 3 to which the generated clocks 301 are inputted.例文帳に追加

半導体装置内の電源ノイズを観測する電源ノイズ観測回路１と、電源ノイズ観測回路１の出力に基づいて、生成クロック３０１の周波数が変化するクロック生成回路２と、生成クロック３０１が入力される演算回路ブロック３と、を備える。 - 特許庁

To modulate a radiation light beam is such a manner that the pixel clock of a raster output scanning system (ROS) executed pixel arrangement along a scanning line by calculating the pixel frequency shift so as to correct the nonlinearity of the scanning line in the ROS.例文帳に追加

ラスタ出力走査（ＲＯＳ）システムにおける走査線の非線形性を補正するようにピクセル・クロック周波数偏移を計算することによってラスタ出力走査（ＲＯＳ）システムのピクセル・クロックが走査線に沿ってピクセル配置を行うように放射光ビームを変調させる。 - 特許庁

Power is supplied to a VCO of the PLL circuit 30 via the power supply regulating means 42, thereby suppressing the variations of power to be supplied to the VCO of the PLL circuit, reducing write clock jitter (fluctuation of an oscillation frequency of the PLL), and attaining improvement of image quality.例文帳に追加

電源調節手段４２を通してＰＬＬ回路３０のＶＣＯに電源を供給することで、ＰＬＬ回路のＶＣＯに供給する電源の電源変動を抑圧でき、書込みクロックジッタ（ＰＬＬの発振周波数の揺らぎ）を小さくし、画像品質の向上を図ることができる。 - 特許庁

The digital radio device executes simultaneous detection processing, before baseband processing; determines a standard parameter of an incoming signal; supplies the data to a baseband processing block; sets the required processing parameters, including a filter band, a clock frequency and degree of modulation etc., and thereafter executes baseband processing.例文帳に追加

ベースバンド処理を行う前に、同期検出処理を行うとともに、着信信号の規格パラメータを決定し、そのデータをベースバンド処理ブロックに供給して、フィルタ帯域、クロック周波数、変調度等必要な処理パラメータを設定した上で、ベース何度処理を行うように構成する。 - 特許庁

When the trigger signal is inputted from the temperature controller, the CPU changes the frequency of the clock signal according to the detected temperature, and updates the trigger temperatures of the temperature controller at two points to the trigger temperature lower than the detected temperature and the trigger temperature higher than the detected temperature.例文帳に追加

ＣＰＵは、温度コントローラからトリガー信号が入力したとき、その検出温度に応じてクロック信号の周波数を変更し、温度コントローラの二点のトリガー温度を、前記検出温度より低いトリガー温度と検出温度より高いトリガー温度とに更新する。 - 特許庁

When determining the bandwidth, the bandwidth determination unit 132 makes the bandwidth of a signal FLD narrower early when some of frequencies of the clock signal and harmonics thereof are in the frequency band of the contiguous broadcast signal than when not.例文帳に追加

かかる帯域幅を決定するに際して、帯域幅指定部１３２は、クロック信号及びその高調波の周波数の一部が隣接放送信号の周波数帯となっている場合には、そうでない場合と比べて、信号ＦＬＤの帯域幅を、早めに狭める態様となるようにする。 - 特許庁

To make it possible to reduce a clock frequency compared with the one in a normal pulse width driving when a pulse width modulation system and a bias voltage application system are used together as an electron discharge element driving method, and also to make it possible to match the number of gradations necessary for a system to the number of quantized bits.例文帳に追加

電子放出素子の駆動方法をパルス幅変調方式とバイアス電圧印加方式との併用とした際、クロック周波数を通常のパルス幅駆動に比べて減らすことが可能となり、また、システムの必要階調数、量子化ビット数に合わせることを可能とする。 - 特許庁

A memory controller gives consideration to a system clock frequency and an internal delay time of the semiconductor memory device, and by optimally setting the read preamble length, can perform data transmission at high speed and without missing head data even though the read data output start timing of the semiconductor memory device is varied.例文帳に追加

メモリコントローラは、システムクロック周波数と半導体記憶装置の内部遅延時間を考慮して、リードプリアンブル長を最適に設定することにより、半導体記憶装置のリードデータ出力開始タイミングがばらついても先頭データを逃すことがなく、かつ、高速にデータ伝送を行うことができる。 - 特許庁

In this system, a multiplying rate of the second PLL 123 for generating a clock signal to the high-speed operation part is changed to make an operation frequency for the high-speed operation part such as a CPU 60, a high-speed bus 70 and an SDRAM 140 in a inspection processing time get higher than that in a usual operation time.例文帳に追加

検査処理時には、ＣＰＵ６０、高速バス７０、及びＳＤＲＡＭ１４０等の高速動作部の動作周波数が通常動作時の動作周波数よりも高くなるように、高速動作部に対するクロック信号を生成する第２ＰＬＬ１２３の逓倍率を変更する。 - 特許庁

A CPU 11 discriminates a maximum value and a minimum value in the signal row input from the converter 10 at every operation clock of the CPU 11, holds and updates the values, and outputs a value obtained by subtracting the minimum value from the maximum value as a high-frequency detection voltage at the fixed time interval.例文帳に追加

ＣＰＵ１１は、Ａ／Ｄ変換器１０から入力された信号列の最大値・最小値をＣＰＵ１１の動作クロック毎に判別し、保持更新して所定の時間間隔内で最大値から最小値を差し引いた値を高周波検波電圧として出力する。 - 特許庁

To provide a portable terminal incorporating a photographing function, which can provide a visually excellent picked-up image without spreading the change in lightness of the picked up image over a plurality of frames even when a frequency of a clock signal is switched, and to provide its luminance control method.例文帳に追加

クロック信号の周波数が切り換わった場合でも、撮像画像の明るさの変化が少なくとも複数フレームにまで伝播せず、視覚的に良好な撮像画像を得ることができる撮像機能内蔵携帯端末装置及びその輝度制御方法を提供する。 - 特許庁

In such a case, when a frequency of an IF signal is obtained, an AFC operation is started, and a gate control circuit 121 counts a clock CK supplied from a crystal oscillator 131 via an oscillation control circuit 122 to generate a gate time corresponding to tuning information or the like.例文帳に追加

この際、ＩＦ信号の周波数が得られるとＡＦＣ動作が開始され、ゲート制御回路１２１は、発振制御回路１２２を介してクリスタル発振器１３１から供給されるクロックＣＫをカウントすることにより、選局情報などに応じたゲート時間を生成する。 - 特許庁

To provide a content reproduction device for reducing the write frequency of history information in a storage part, and for making the storage part store the accurate history information even when sudden power supply interruption occurs or the measurement error of a clock measurement circuit is corrected.例文帳に追加

記憶部に対する履歴情報の書込み回数を低減するとともに、例えば突然の電源遮断の発生や時間計測回路の計時誤差が補正された場合でも、正確な履歴情報を記憶部に記憶させることの可能なコンテンツ再生装置を提供する。 - 特許庁

In a heat source machine communication system configured with a hot-water supply device and one or more communication terminals for performing data communication with the hot-water supply device, the hot-water supply device and at least one communication terminal are provided with switching means 5 which switches a clock frequency for data communication.例文帳に追加

給湯装置と、この給湯装置とデータ通信を行う１以上の通信端末とで構成される熱源機通信システムにおいて、給湯装置と少なくとも１の通信端末にデータ通信用のクロック周波数を切り替える切替手段５を備えさせる。 - 特許庁