「clock frequency」に関連した英語例文の一覧と使い方(71ページ目) - Weblio英語例文検索

This sector period is divided by a specified value, then the periodic error between a reference signal GCLK having a short period proportional to the sector period and a frequency dividing signal PCLK such that the output of the PLL 24 producing a clock signal synchronized with the reproduced data is frequency-divided by a specified value, is detected.例文帳に追加

前記セクタ周期を所定の値で割り前記セクタ周期に比例した短い周期の基準信号ＧＣＬＫと、前記再生データに同期したクロック信号を生成するＰＬＬ２４の出力を所定の値で分周した分周信号ＰＣＬＫとの間の周期誤差が検出される。 - 特許庁

The amount of frequency variation of the clock signal is measured with respect to the correction sensitivity to frequency deviation, the correction sensitivity is reduced gradually when the measured variation is smaller than a first threshold, and the correction sensitivity is increased when the measured variation exceeds a second threshold.例文帳に追加

このクロック信号の周波数変動量を測定し、周波数偏差に対する補正感度に対して、測定された変動量が第１の閾値より小さい場合、補正感度を段階的に低くし、測定された変動量が第２の閾値を超えている場合、補正感度を高くする。 - 特許庁

During a mode in which a narrow image is displayed on an effective image area in a wide panel by maintaining roundness, a frequency of each horizontal scanning clocks for the effective image area and a non-effective image area is changed by making a frequency dividing ratio of a master clock CLK different for each area.例文帳に追加

ナロー画像をワイドパネル内の有効映像領域に真円率を維持して表示させるモード時には、有効映像領域用と無効映像領域用の各水平走査クロックＨＣＫを、マスタークロックＣＬＫの分周比を領域別に異なるものとすることで、周波数を切り替える。 - 特許庁

A count of an output clock RCK (=R13) is reflected on the frequency control data CD1 to CD12(c) and a correction delay time being a time required until the new frequency control data are produced is a time for one period of the reference signal PREF.例文帳に追加

そのため、出力クロックＲＣＫ（＝Ｒ１３）をカウントしてから、そのカウント値が周波数制御データＣＤ１〜ＣＤ１２（ｃ）に反映され、新たな周波数制御データが生成されるまでに要する時間である補正遅延時間ｔは、基準信号ＰＲＥＦの１周期分の時間になる。 - 特許庁

A master apparatus 100 calculates a main clock frequency, generated by a transmission source slave apparatus 200 of a received signal Rx_M, on the basis of the received signal Rx_M received from the slave apparatus 200 and generates a carrier adjustment signal Creg on the basis of the frequency fcs.例文帳に追加

マスタ装置１００は、スレーブ装置２００から受信した受信信号Ｒｘ_Ｍに基づいて、その受信信号Ｒｘ_Ｍの送信元スレーブ装置２００が生成しているメインクロック周波数を算出し、その周波数ｆｃｓに基づいてキャリア調整信号Ｃｒｅｇを生成する。 - 特許庁

A mode judgment circuit 60 detects a mode in the transmission on the basis of the received image data, and it controls a clock so as to agree with a sampling frequency in the transmission on the basis of a detection result.例文帳に追加

モード判定回路６０は、受信された画像データに基づいて送信の際のモードを検出し、検出結果により送信の際のサンプリング周波数に一致するようにクロックを制御する。 - 特許庁

To provide an image processing system capable of changing the frequency of a clock to be inputted to a data processing part for controlling a printing speed and print image quality by license information.例文帳に追加

ライセンス情報によって印刷スピードや印字画質の制御を行うデータ処理部に入力するクロックの周波数を変更することが可能な画像処理システムを提供することを目的とする。 - 特許庁

To solve the following problem that the number of signal wires is increased even if data transfer for driving a recording head is performed by serial data transfer, or that electromagnetic interference is easily caused by turning a transfer clock into a higher frequency.例文帳に追加

記録ヘッドを駆動するためのデータ転送をシリアルデータ転送で行なっても信号線数が多くなったり、あるいは、転送クロックの高周波数化によって電磁干渉を生じやすくなる。 - 特許庁

According to this, when data communication is designated in the signal VBUS, the quartz oscillation circuit 60 is operated to supply a high-frequency clock signal CK to a communication function part 80 to perform the data communication.例文帳に追加

これにより、信号ＶＢＵＳでデータ通信が指定されている時、水晶発振回路６０が動作して高周波のクロック信号ＣＫが通信機能部８０に供給され、データ通信が行われる。 - 特許庁

To provide a DPLL (digital phase locked loop) circuit with hold-over function that generates a temperature-controlled reference clock with high precision for free-running frequency control, especially, during holdover regarding a digital synchronous network.例文帳に追加

デジタル同期網に関し、特にホールドオーバ時において自走周波数制御のために温度補正を行った高精度な基準クロックを生成するホールドオーバ機能付きＤＰＬＬ回路を提供する。 - 特許庁

The semiconductor integrated circuit includes an antenna section 110 acting like a receiving means for receiving a radio wave transmitted from a standard frequency time signal station and generates the reference clock on the basis of a signal received by the antenna section 110.例文帳に追加

標準周波数報時局から送信される電波を受信する受信手段であるアンテナ部１１０を有し、アンテナ部１１０により受信された信号に基づき基準クロックを生成する。 - 特許庁

To reduce occurrence of high frequency clock noise or the like in a picture signal under the condition that picture signal lines are increased due to an increase in the number of phase developments, in an electro-optical device of an active matrix driving system.例文帳に追加

アクティブマトリクス駆動方式の電気光学装置において、相展開数の増加による画像信号線の増加という条件下で、画像信号中の高周波のクロックノイズ等の発生を低減する。 - 特許庁

An analog-to-digital converter 1 converts an input picture signal into digital by using a sampling clock generated from a PLL circuit 7, synchronized with a horizontal synchronizing signal, and setting a frequency dividing ratio N.例文帳に追加

Ａ／Ｄ変換器１は、水平同期信号に同期し、分周比Ｎを設定するサンプリングクロックを発生するＰＬＬ回路７からのサンプリングクロックにより入力映像信号をデジタル変換する。 - 特許庁

The amplification factor of a PGA (programmable gain amph) 13 is controlled by a count value of a counter 12 which performs a counting action corresponding to a clock ADCK which is the sampling signal generated by the frequency synthesizer 11.例文帳に追加

この周波数シンセサイザ１１によって生成されるサンプリング信号であるクロックＡＤＣＫに応じてカウント動作を行うカウンタ１２のカウント値によって、ＰＧＡ１３の増幅率を制御する。 - 特許庁

Since an optimum wait cycle is inserted into the external bus interface in accordance with the frequency change of the modulated clock signal, a useless wait cycle can be prevented from being inserted into the external bus interface.例文帳に追加

変調クロック信号の周波数の変化に応じて、外部バスインタフェースに最適なウエイトサイクルが挿入されるため、外部バスインタフェースに無駄なウエイトサイクルが挿入されることが防止できる。 - 特許庁

A phase comparator 11 compares the phase between an input reference clock signal CKR and a signal fed back from a frequency divider 14 and delivers an output signal corresponding to the phase difference to a filter section 12.例文帳に追加

位相比較器１１は、入力される参照クロック信号ＣＫＲと分周器１４からフィードバックされる信号との位相を比較して位相差に応じた出力信号をフィルタ部１２に出力する。 - 特許庁

A frequency division circuit 40 divides a clock signal CK by n (n is an even number) to generate a carrier signal SC having a duty ratio of 50% which is supplied to the quadruple integration circuit 10 and a determination circuit 50.例文帳に追加

分周回路４０は、クロック信号ＣＫを１／ｎ分周し（ｎは偶数）、デューティ比が５０％のキャリア信号ＳＣを生成して４重積分回路１０及び判定回路５０に供給する。 - 特許庁

To achieve power saving in an incorporated system by setting a clock frequency of a CPU to a necessary minimum value even when a plurality of applications overlap to use hardware resources.例文帳に追加

複数のアプリケーションが重複してハードウェア資源を使用する場合にあっても、ＣＰＵのクロック周波数を必要最小限の値に設定することにより、組み込みシステムの省電力化を図る。 - 特許庁

To make a ratio ft/za small, where ft is a clock frequency for signal processing and control over a matrix display and za is the number of scanning lines to be displayed.例文帳に追加

本発明の課題は、比ｆｔ／ｚａを小さくすることであり、ここでｆｔは信号処理およびマトリクスディスプレイの制御のためのクロック周波数、ｚａは表示すべき走査線の数である。 - 特許庁

Therefore, the frequency of clock CLK for generating a random number is changed by all of the power supply voltage VDD, the operating temperature and the consumption current, so that random number data D40 with higher randomness can be generated.例文帳に追加

そのため、乱数生成のためのクロックCLKの周波数が、電源電圧VDD、動作温度、消費電流の全てで変化し、よりランダム性の高い乱数データＤ４０を生成することができる。 - 特許庁

To provide a PLL that is integrated in a digital AS IC without deteriorating its low noise performance and applicable to an application such as a high multiple frequency synthesizer and a low bandwidth clock filtering.例文帳に追加

低ノイズパフォーマンスを害することなくデジタルＡＳＩＣ内に統合された、高増倍の周波数シンセサイザと低帯域幅のクロックフィルタリングのようなアプリケーションに使用することが可能なＰＬＬを提供する。 - 特許庁

An IC chip 40 is provided with a first detection means 10 to detect the frequency of a clock supplied from outside and a second detection means 20 to detect a value of voltage supplied from outside.例文帳に追加

ＩＣチップ４０に外部から供給されるクロック周波数を検出する第１の検出手段１０と、外部から供給される電圧値を検出する第２の検出手段２０とを設ける。 - 特許庁

To provide an image coding apparatus that eliminates the need for residual code output processing so as to suppress the circuit scale from being increased and can prevent an operating clock frequency from being decreased.例文帳に追加

残符号出力処理を不要とすることにより、回路規模の増大を抑制することができると共に動作クロックの低下を防止することができる画像符号化装置を提供することを目的とする。 - 特許庁

To provide a blood sugar meter which satisfies both measurement accuracy and low power consumption, wherein a sampling clock frequency of necessary and sufficient accuracy is set and power is supplied, only during a required minimum length of time.例文帳に追加

必要且つ十分な精度のサンプリングクロックの周波数を設定し、必要最小限の時間だけ供給する、測定精度と低消費電力を両立した血糖計を提供する。 - 特許庁

Frequency counters 312, 314, and 316 count the carrier extraction clock separately depending on a state of '1' or '0' of the demodulation data in every change cycle of the demodulation data, and output the larger counts.例文帳に追加

頻度カウンタ３１２，３１４，３１６は復調データの変化周期毎に、復調データの１，０の状態に応じて前記キャリア抽出クロックをそれぞれ別にカウントし大きい方を出力する。 - 特許庁

To provide a processor which can determine a clock frequency considering a processing capacity required for a program to be processed by the processor in the future, and to provide a processing method, and a processing program.例文帳に追加

将来的に処理装置が処理すべきプログラムについて要求される処理能力を考慮してクロック周波数を決定することができる、処理装置、処理方法、及び処理プログラムを提供すること。 - 特許庁

Accordingly, an output clock CLKO having small phase jitters is stably generated by suppressing the effect of high frequency components superimposed on the source voltage Vdd, that is, noises.例文帳に追加

したがって、電源電圧Ｖｄｄに重畳された高周波成分、すなわちノイズの影響を抑制して、位相変動の小さい出力クロックＣＬＫＯを安定的に生成することができる。 - 特許庁

In an independent medium interface part 32, the pulse width of the received local information is counted with the basic clock, the frequency is decided on the basis of predetermined decision conditions, and the local information is identified.例文帳に追加

メディア独立インタフェース部３２は、受信されたローカル情報のパルス幅を基本クロックでカウントし、予め定められた判定条件に基づいて周波数を判定してローカル情報を識別する。 - 特許庁

To solve a problem that if a timing generator circuit is formed on an insulating substrate with a TFT of which the element characteristic fluctuates considerably and the threshold Vth is high, it is difficult to operate a counter if the frequency of a master clock is high.例文帳に追加

絶縁基板上に素子特性のばらつきが大きく、閾値Ｖｔｈが高いＴＦＴでタイミング発生回路を形成した場合、マスタークロックの周波数が早いとカウンタの動作が厳しくなる。 - 特許庁

Further, even when jitter with an ultra-low frequency is present in an input digital video signal, the memory 7 used for clock synchronization absorbs the jitter to obtain a stable phase adjustment output.例文帳に追加

また、入力デジタル映像信号に超低周波のジッタが存在しても、クロック同期をなすメモリ７により、このジッタを吸収して安定した位相調整出力を得ることが可能となる。 - 特許庁

To provide a display panel drive for performing reading operation of data for controlling display of a display panel, and processing the read data on the basis of the clock with a proper frequency.例文帳に追加

表示パネルの表示を制御するためのデータの読出し動作、および読み出されたデータの処理動作を適切な周波数のクロックに基づいて実行できる表示パネル駆動装置等を提供する。 - 特許庁

A pulse width measuring unit 34 measures the pulse width of the first OE signal OE1 using a system clock signal CLKosc with a fixed frequency and retains the pulse width data D1 indicating the pulse width.例文帳に追加

パルス幅測定部３４は、周波数が固定されたシステムクロック信号ＣＬＫ_ＯＳＣを用いて第１ＯＥ信号ＯＥ１のパルス幅を測定し、当該パルス幅を示すパルス幅データＤ１を保持する。 - 特許庁

The second CPU 30 controls the change of the frequency of the clock supplied to the second CPU based on processing request received from the first CPU 20 and operational state of the second CPU.例文帳に追加

第２のＣＰＵ３０は、第１のＣＰＵ２０から受けた処理要求及び第２のＣＰＵの可動状況等に基づき、第２のＣＰＵに供給するクロックの周波数の変更を制御する。 - 特許庁

A phase comparator circuit 711 compares the outputted signal with an external input clock CKIN and according to the result, an oscillated frequency of a voltage controlled oscillator(VCO) 713 is controlled.例文帳に追加

位相比較回路７１１は、出力された信号と外部からの入力クロックＣＫＩＮを比較し、その結果から電圧制御発振回路（ＶＣＯ）７１３の発振周波数が制御される。 - 特許庁

A synchronizing frame FRS is continuously transmitted to the second ATM 52 via the broadband Ethernet(R) 4 at predetermined time intervals according to a clock frequency of the first ATM 51.例文帳に追加

さらに、第一のＡＴＭ装置５１のクロックの周波数に基づいて所定の時間間隔で継続的に同期フレームＦＲＳを第二のＡＴＭ装置５２に広域イーサネット４を介して送信する。 - 特許庁

A load pulse generating section 13 receives the frequency division pulse signals 18, 19, the pulse count 21 and the detection pulse signal 20 and outputs an output clock signal 16 and the load pulse signal 17.例文帳に追加

ロードパルス生成部１３は、分周パルス信号１８，１９およびパルスカウント値２１と検出パルス信号２０とを入力し、出力クロック信号１６とロードパルス信号１７とを出力する。 - 特許庁

A maximum/minimum hold frequency ID detecting part 5 discriminates the phase of a dot clock corresponding to the ID of the line memory which had stored largest number of medians to be in a state in which the phase is most stable phase.例文帳に追加

最大／最小保持回数ＩＤ検出部５は、中央値を最も多く記憶していたラインメモリのＩＤに対応するドットクロックの位相が最も安定した位相の合った状態と判別する。 - 特許庁

To provide the processing capable of automatically regenerating the frequency parameter and phase parameter of a sampling clock when a digital form signal is sampled.例文帳に追加

本発明は、ディジタル形式信号の標本化を行う場合に、標本化クロックの周波数パラメータ及び位相パラメータの再生を自動的に行うことができる処理を提供することを目的とする。 - 特許庁

A CLK generator circuit 30 changes the frequency of a read clock for reading data from the SRAM 22 to an HPF 24 to change the transmission rate of the image signals to the HPF 24.例文帳に追加

ＳＲＡＭ２２からＨＰＦ２４にデータを読み出すための読出しクロックの周波数がＣＬＫ発生回路３０により変更され、ＨＰＦ２４に対する映像信号の伝送速度が変更される。 - 特許庁

To provide a phase-locked loop capable of switching the processing clock frequency of processing signals, on the basis of a set operation mode and reducing power consumption, and a communication device.例文帳に追加

設定される動作モードに基づいて処理信号の処理クロック周波数を動作モードに基づいて切り替え、消費電力の低減を図ることが可能な位相同期回路、および通信装置を提供する。 - 特許庁

Then if the RTC circuit 19 transfers from the operation mode to the sleep mode, for example, a frequency of the clock signal is 32 KHz and is not changed to improve the measurement accuracy of the system timer.例文帳に追加

これにより、例えば運転モードからスリープモードに移行してもカウントするクロック信号の周波数が３２ＫＨｚで変更されないので、システムタイマの計測精度を向上できるようになる。 - 特許庁

A phase comparison reference clock generation circuit 13 generates N (four) reference clocks C1/C2/C3/C4 from the frequency-divided clocks A4(-1)/A1(0)/etc./A1(+1) according to prescribed combinations and an arithmetic rule.例文帳に追加

位相比較基準クロック生成回路１３は、分周クロックＡ４（−１）／Ａ１（０）／・・・／Ａ１（＋１）から所定の組み合わせと演算規則に従いＮ個（４個）の基準クロックＣ１／Ｃ２／Ｃ３／Ｃ４を生成する。 - 特許庁

To provide a pitch detecting device for reducing frequency of a clock signal, while maintaining both an error accuracy and response time of a pitch of a signal to be measured, at practical values.例文帳に追加

被測定信号のピッチの誤差精度と、反応時間との両方を、実用上問題のない値に維持した上で、クロック信号の周波数を下げることができるピッチ検出装置を提供すること。 - 特許庁

To provide an enhanced timing extraction circuit for an optical receiver using a 1/2 frequency clock of a data transmission rate and a duty deviation dealing circuit for an optical transceiver.例文帳に追加

光送受信機に関し、特にデータ伝送速度の１／２周波数クロックを用いる光受信機の改良されたタイミング抽出回路及び光送受信機のデューティずれ対応回路を提供する。 - 特許庁

To incorporate more registers in a memory device while preventing or reducing at least some possible problems relating to registers implemented in clock domain having a relatively high frequency.例文帳に追加

比較的高周波数のクロックドメインに実装されたレジスタに関連する可能性がある少なくとも幾つかの問題を回避するもしくは軽減しながら、メモリデバイスにより多くのレジスタを組み込む。 - 特許庁