「clock frequency」に関連した英語例文の一覧と使い方(70ページ目) - Weblio英語例文検索

The device 2 is composed by comprising a TS buffer circuit 200 which stores the TS packets, a transfer rate calculating means 201 which calculates a transfer rate based on PCR (Program Clock Reference) of the TS packets, a frequency generation circuit 202 which generates a reproduction rate clock frequency of the TS buffer circuit 200 based on the transfer rate in order to retransmit the transferred broadcast signal.例文帳に追加

そして、転送された放送信号を再送信するために、装置２を、ＴＳパケットを格納するＴＳバッファー回路２００と、ＴＳパケットのＰＣＲに基づいて転送レートを計算する転送レート計算手段２０１と、この転送レートに基づいてＴＳバッファー回路２００の再生レートクロック周波数を生成する周波数生成回路２０２とを備えて構成した。 - 特許庁

Also, the filter circuit 11a is alternatively allowed to be constituted of a circuit making variable the signal frequency band passed by the frequency of the band control signal supplied by the filter control circuit 13, and the filter control circuit 13 is constituted of a phase synchronizing circuit 13 for generating a clock signal synchronized with the output signal of this filter circuit to make the clock signal be the band control signal.例文帳に追加

また、フィルタ回路１１ａは、フィルタ制御回路１３により供給される帯域制御信号の周波数によって通過する信号周波数帯域を可変とする回路で構成しても良く、フィルタ制御回路１３は、そのフィルタ回路の出力信号に同期したクロック信号を発生し帯域制御信号とする位相同期回路１３で構成される。 - 特許庁

The printed circuit board 10 includes: a substrate 101; signal output circuits 102, 103 formed on the substrate 101 to output a clock signal; power supply lines 109, 110 for connecting the signal output circuits 102, 103 and the power supply; and trap filters 107, 108 provided to the power supply lines 109, 110 to attenuate a frequency element in accordance with the frequency of clock signal.例文帳に追加

プリント基板１０は、基板１０１と、基板１０１上に形成された、クロック信号を出力する信号出力回路１０２，１０３と、信号出力回路１０２，１０３と電源を接続する電源配線１０９，１１０と、電源配線１０９，１１０に設けられた、クロック信号の周波数に応じた周波数成分を減衰させるトラップフィルタ１０７，１０８と、を含む。 - 特許庁

Accordingly, even if the spectrum of EMI noise emitted from a clock transmission channel 16 differs from a designed value, the EMI noise level of the clock transmission channel 16 in a state in which circuits are actually connected and the clock CLK1 is in transit is measured, and the frequency dividing ratio is adjusted so that a favorable spectrum is obtained, thereby permitting to surely suppress the EMI noise.例文帳に追加

したがって、クロック伝送路１６から放出されるＥＭＩノイズのスペクトラムが設計値と異なっていても、実際に回路間を接続してクロックＣＬＫ１を伝送した状態で前記クロック伝送路１６のＥＭＩノイズレベルを測定し、好ましいスペクトラムとなるように前記分周比を調整することで、前記ＥＭＩノイズを確実に抑制することができる。 - 特許庁

Respective parameters such as frequency or voltage of clock signal on a clock signal supply line from an electronic exchange are monitored and when each of parameters is distorted, in order to reduce such distortion, the terminal impedance of the clock signal supply line is controlled by changing the number of load units for control parallelly connected between the supply line and a power source side or ground side.例文帳に追加

電子交換機からのクロック信号供給線上におけるクロック信号の周波数や電圧等の各パラメータを監視し、各パラメータに歪みが発生した場合にこれを減少させるべく、クロック信号供給線と電源側又は地気側との間に並列に接続される調整用の負荷ユニットの数を変化させ、該供給線の終端インピーダンスを調整する。 - 特許庁

The method and apparatus comprise a step of sending an output of a free-running counter incremented every time a double-speed clock rises for the on-chip system, to a comparator for a clock shaper logic unit, and a step of sending at least one input from a central processing unit (CPU), that is, the input specifying a desired frequency, to the comparator for the clock shaper logic unit.例文帳に追加

オンチップ・システムに対して２倍速クロックが立ち上がるたびに増分される自走カウンタの出力を、クロック整形ロジック・ユニットの比較器に送るステップと、中央処理装置（ＣＰＵ）からの少なくとも一つの入力であって所望の周波数を特定する入力をクロック整形ロジック・ユニットの比較器に送るステップとを備える方法及び装置が提供される。 - 特許庁

This semiconductor integrated circuit including a plurality of digital circuits 11, 12 operating in synchronization with a clock signal CK is structured such that each digital circuit receives either of first and second clock signals CKa, CKb having the same frequency and phases different from each other; and the phase difference of the first and second clock signals is about [2m-1]/2n, wherein m, n are natural numbers.例文帳に追加

クロック信号ＣＫに同期して動作する複数のデジタル回路１１，１２を含む半導体集積回路であって、前記各デジタル回路は、周波数が同じで位相が異なる第１および第２クロック信号ＣＫa，ＣＫbの一方を受け取り、前記第１および第２クロック信号の位相差は、ｍ，ｎを自然数として、ほぼ［２ｍ−１］／２ｎであるように構成する。 - 特許庁

Waveform information of a data signal wherein noise jitter is suppressed by averaging data signals to be measured is generated by time-series data at fixed intervals shorter than the period of a clock signal having a frequency corresponding to a bit rate (S1), and a wide-band clock reproduction processing is performed to the waveform information (S2), and a clock signal including the pattern-dependent jitter is reproduced.例文帳に追加

被測定データ信号に対する平均化を行ってノイズ性ジッタを抑圧したデータ信号の波形情報を、ビットレートに対応した周波数のクロック信号の周期より短い一定間隔の時系列データで生成し（Ｓ１）、その波形情報に対して広帯域なクロック再生処理を行って（Ｓ２）、パターン依存性ジッタを含むクロック信号を再生する。 - 特許庁

The multiphase clock generator includes a delay locked loop having a frequency divider for outputting a N-divided clock to a first set of M voltage-controlled delay cells within a feedback loop, and further includes an identical set of M voltage controlled delay cells outside the feedback loop for delaying the undivided clock and for outputting the M multiphase clocks.例文帳に追加

Ｎで分周されたクロックを、フィードバックループ内のＭ個の電圧制御される第１遅延素子に出力するための周波数分周器を有する遅延同期ループを備え、分周されていないクロックを遅延させて、Ｍ個の多重位相クロックを出力するために、フィードバックループの外部に同じＭ個の電圧制御される遅延素子を更に備える多重位相クロック発生器。 - 特許庁

To provide a phase-locked loop for extracting a clock signal CK from a random NRZ type data signal D, especially a phase-locked loop of double loop arrangement including a phase comparison circuit and a frequency comparison circuit, in which both wide capture range and extraction of a high quality clock signal can be realized without requiring a reference clock signal.例文帳に追加

ランダムＮＲＺ形式のデータ信号Ｄからクロック信号ＣＫの抽出を行う位相同期回路、特に位相比較回路と周波数比較回路の両方を含む２重ループ構成の位相同期回路において、参照クロック信号を必要とすることなく広キャプチャ・レンジ化と高品質クロック信号の抽出との両立を実現することができる位相同期回路を提供する。 - 特許庁

A receiver selectively performs asynchronous mode processing for demodulating and outputting voice data at a second clock asynchronous to and the same frequency as the first clock of a transmission side with regard to a received transmission signal, or re-sampling mode processing for performing re-sampling of voice data obtained from the received transmission signal and for outputting voice data sampled at the second clock.例文帳に追加

受信装置では、受信した伝送信号について送信側の第１のクロックと非同期でかつ同一周波数の第２のクロックで音声データの復調を行って出力する非同期モード処理と、受信した伝送信号から得られる音声データについてリサンプリングを行い第２のクロックでサンプリングされた音声データを出力するリサンプリングモード処理とを、選択的に実行する。 - 特許庁

When various image processes are performed, after the image data read by the scanner using the CCD, etc., are digitized, a frequency spread part 3 performs frequency spreading, which varies in transmission frequency continuously in specific cycles for a reference clock generated by an oscillator 2; and a timing signal generation part 4 generates a reference timing signal for image processing by the frequency spreading.例文帳に追加

ＣＣＤ等を利用したスキャナで読み取られた画像データをデジタル変換した後、各種画像処理を行うに際して、発振器２が発生した基準クロックに対して、周波数拡散部３で、所定の周期で連続的に発信周波数の変化する周波数拡散を行い、タイミング信号生成部４で、当該周波数拡散に基づいて画像処理を行う際の基準となるタイミング信号を生成している。 - 特許庁

This radiation noise attenuating method reduces a current loop area caused by a high frequency current and attenuates radiation noise by suppressing the high frequency current including high frequency components that become the causes of the radiation noise from a normal clock output buffer circuit 1 side and signal distortion by an inductor 4 and also transmitting it to the ground through a capacitor 3.例文帳に追加

通常クロック出力バッファ回路１側からの放射ノイズ及び信号の歪みの原因となる高周波成分を含む高周波電流をインダクタ４によって抑制するとともに、コンデンサ４を介してグランドに送出させるようにすることで、高周波電流による電流ループ面積を減少させ、放射ノイズを減衰させる。 - 特許庁

An input signal change detection unit 20 inputs an input signal Si, having a duty ratio of about 50% and frequency F and outputs a change point detection signal PR/SH, each time the change point thereof is detected, and a frequency multiplication unit 40 has an N-stage shift register to which a clock signal having a frequency 2×N×F (N: an even integer ≥2) is input.例文帳に追加

入力信号変化検出部２０はデューティ比約５０％で周波数Ｆの入力信号Ｓｉを入力してその変化点を検出する毎に変化点検出信号ＰＲ／ＳＨを出力し、周波数逓倍部４０は周波数２×Ｎ×Ｆのクロック信号（Ｎは２以上の偶数の整数）が入力されたＮ段のシフトレジスタを有する。 - 特許庁

The digital signal processor 74 removes as clock noise a frequency band that always appears and has substantially no spectrum variations in a predetermined period, uses a frequency band that has a relatively large spectrum variation as an FSK modulation signal according to the code contents, and outputs binary data according to the frequency band as a code signal.例文帳に追加

また、ディジタル信号処理部７４に、常時出現し、所定期間内にスペクトラム変化がほとんど生じない周波数帯をクロックノイズとして除去させると共に、スペクトラム変化が比較的大きい周波数帯をコード内容に応じたＦＳＫ変調信号とし、その周波数帯に応じた２値化データをコード信号として出力させる。 - 特許庁

The random number generation means is constituted of a frequency divider 19 for dividing a clock supplied by the oscillation source, a controller (main CPU 11) for selecting a division ratio by a result calculated from an optional numerical value irregularly supplied from the outside and supplying it to the frequency divider 19 and a random number counter 15 for counting frequency divider output 19.例文帳に追加

乱数生成手段は、発振源により供給されるクロックを分周する分周器１９と、外部から不定期に与えられる任意の数値から算出した結果で分周比を選択して分周器１９へ供給する制御装置（主ＣＰＵ１１）と、分周器出力１９をカウントする乱数カウンタ１５で構成される。 - 特許庁

The transmission side amplifying circuit 32 is equipped with a boosting circuit 42 consisting of a frequency division circuit 41 for frequency dividing a modulation signal (CLK) modulating transmission data by using a clock, a voltage shifter 43 for shifting a level of the frequency divided modulation signal in a direct-current manner and a maximum value holding circuit 44 for holding a peak value of the level shifted modulation signal.例文帳に追加

送信側増幅回路３２は、送信データをクロックを用いて変調した変調信号（ＣＬＫ）を分周する分周回路４１と、分周した変調信号を直流的にレベルシフトする電圧シフタ４３と、レベルシフトした変調信号のピーク値を保持する最大値保持回路４４とからなる昇圧回路を備えている。 - 特許庁

To provide a semiconductor integrated circuit which evaluates a PLL circuit, by applying stress to each operated component circuit in the frequency range used usually without changing the characteristics of analog circuits such as voltage controlled oscillator into low frequency, even when a reference clock signal 3 of low frequency is inputted as in the case of a burn-in test.例文帳に追加

バーンインテスト時のように低周波数の基準クロック信号３を入力した場合にも、電圧制御発振器などのアナログ回路の特性を低周波数用に切り替えることなく、通常時使用する周波数範囲で各構成回路を動作させストレスをかけることで、ＰＬＬ回路の評価を可能にする半導体集積回路を提供する。 - 特許庁

In the interphone control system where an interphone master unit 14 and a slave unit 15 are interconnected by a transmission line, a frequency modulation signal of a voice frequency modulation circuit 5 applying frequency modulation to a voice signal picked up by a microphone is used in common as a clock signal for a microcomputer 7 controlling the interphone control system.例文帳に追加

インターホン親機１４と子機１５を伝送ラインを介して相互に接続されているインターホン制御装置において、マイクに入力される音声信号を周波数変調する音声周波数変調回路５と、前記音声周波数変調回路の周波数変調信号をインターホン制御装置を制御するマイクロコンピュータ７のクロック信号に共用する。 - 特許庁

A frequency difference detection circuit 8 detects a frequency difference between the oscillated clock and the input signal and a drive control circuit 7 increases the ratio of an output of the 2nd constant current source 4 with respect to an output of the 1st constant current source 2.例文帳に追加

発振クロックの周波数と入力信号の周波数差分を周波数差分検出回路８で検出し、周波数差分が所定値より大きいときに、駆動制御回路７によって第１の定電流源２の出力に対する第２の定電流源４の出力の比率を大きくする。 - 特許庁

This display device has a serial-parallel conversion part which converts the digital serial data inputted through a connector for digital data transmission into parallel data and measures the horizontal frequency and vertical frequency of the input video signal and pixel clock to decide the signal by a decision part according to the measurement result.例文帳に追加

デジタルデータ伝送用コネクタを通して入力されたデジタルシリアルデータをシリアルパラレル変換するシリアルパラレル変換部を有し、入力映像信号の水平周波数と垂直周波数と画素クロックを測定し、その測定結果に基づき判断部にて信号判別を行う。 - 特許庁

To provide a clock/data recovery circuit provided with both circuits of a circuit for rough adjustment and a circuit for fine adjustment and with possibilities to reduce probability of failing in corresponding a frequency of an output signal of a VCO to a frequency of an input data and to improve its reliability.例文帳に追加

本発明は、粗調整用の回路と微調整用の回路との双方の回路を備えたクロック・データリカバリ回路に関し、ＶＣＯの出力信号の周波数を入力データの周波数に一致させるのに失敗する可能性を低減し、信頼性を向上させる。 - 特許庁

Consequently, even when color horizontal and vertical synchronizing signals for low-resolution VGA and SVGA modes are fed to an XGA mode LCD, the frequency of the dot clock and the frequency of the horizontal synchronizing signal are increased to display a picture on the entire screen of the LCD.例文帳に追加

これにより、解像度の低いＶＧＡ、ＳＶＧＡモード用のカラー、水平及び垂直同期信号がＸＧＡモードＬＣＤに提供される場合でもドットクロックの周波数と水平同期信号の周波数を増加させることによって、ＬＣＤの画面の全体に映像が表示されるようになる。 - 特許庁

Because the value of RSSI represents the intensity of a received signal and indirectly represents the accuracy of the referential clock REFCLK, the failures in the frequency search are eliminated or reduced by setting the range of the frequency to be searched in response to the value of RSSI, and therefore a required time for searching can be shortened as a whole.例文帳に追加

ＲＳＳＩ値は受信信号強度を示しており間接的に参照クロックＲＥＦＣＬＫの精度を示しているため、ＲＳＳＩ値に応じたサーチ周波数範囲設定によって周波数サーチ失敗がなくなり（減り）、全体としてサーチ所要時間を短縮できる。 - 特許庁

A pixel number conversion circuit 9 which converts the number of pixels is provided so that plural digital video signals whose frame frequencies are different can be processed with a common clock frequency by replacing the difference of a frame frequency with the difference of the number of pixels about the plural digital video signals whose frame frequencies are different.例文帳に追加

フレーム周波数が異なる複数のディジタル映像信号に対して、フレーム周波数の違いを画素数の違いに置き換え、フレーム周波数が異なる複数ディジタル映像信号を共通のクロック周波数で処理できるように、画素数の変換を行なう画素数変換回路９を設ける。 - 特許庁

A control unit 1a updates phase information indicating an arithmetic request signal CRQ and a phase of an interpolation sample to be generated synchronously with a main clock ϕm of a double frequency as high as an input sampling frequency f1 and when the phase information satisfies predetermined conditions, generates an arithmetic command signal.例文帳に追加

制御部１ａは、入力サンプリング周波数ｆ１の２倍の周波数のメインクロックφｍに同期し、演算要求信号ＣＲＱと発生すべき補間サンプルの位相を示す位相情報を更新し、位相情報が所定の条件を満たしたとき、演算指令信号を発生する。 - 特許庁

This system comprises frequency generators (18, 52, 104, 112, 156) for supplying a clock signal with a frequency, based on operating voltage and controllers (14, 62, 102, 152) for supplying a control signal for regulation of the operating voltage.例文帳に追加

動作電圧に基づいて変化する周波数を有するクロック信号を供給する周波数発生器（１８，５２，１０４，１１２，１５６）と、前記クロック信号の周波数に対する調整に基づいて前記動作電圧を調整するための制御信号を供給するコントローラ（１４，６２，１０２，１５２）とを備える。 - 特許庁

The capacitance elements 60 and 61 have capacitance reducing the parasitic capacitance between the input terminal and the output terminal of each of the semiconductor switch elements 20b and 20d at a frequency being N times of the clock frequency of the pulsed signal supplied to the semiconductor switch elements 20b and 20d.例文帳に追加

キャパシタンス素子６０，６１は、半導体スイッチ素子２０ｂ、２０ｄの各々の入力端子と出力端子間の寄生容量を、半導体スイッチ素子２０ｂ、２０ｄに供給されるパルス状信号のクロック周波数のＮ倍の周波数において低減する容量を有する。 - 特許庁

In another embodiment, a VCO primarily affiliated with the communication device serves as a basic reference frequency source for the navigation satellite receiver, and subsequent locking onto the satellite transmissions again allows highly accurate frequency synthesis and clock generation for the communication device.例文帳に追加

もう一つの実施例において、主として通信装置と関連しているＶＣＯは航法衛星受信機の基本的リファレンス用周波数源の役割を果たし、再び衛星送信に後続ロックすることにより通信装置のための精度の高い周波数合成及びクロック生成が可能になる。 - 特許庁

In a second PLL frequency synthesizer circuit 18, a phase inverting circuit 9 inverts the phase of a reference clock ftcxo supplied from a TCXO2, and generates a phase shift signal ftcxo', and supplies it to a second reference frequency-divider 10.例文帳に追加

第２ＰＬＬ周波数シンセサイザ回路１８では、位相反転回路９は、図２（Ａ）に示すように、ＴＣＸＯ２から供給される基準クロックｆｔｃｘｏの位相を反転させて、図２（Ｂ）に示すように、位相シフト信号ｆｔｃｘｏ’を生成し、第２基準分周器１０に供給する。 - 特許庁

When performing circuit design using a clock frequency-divided by a flip flop based on a definer design, flip flops in a net list 22 are classified into a definer tree flip flop, a frequency-division flip flop and the other normal flip flops by referring to the net list 22 and a definer signal information 23.例文帳に追加

デファイナ設計によりフリップフロップにより分周化されたクロックを用いた回路設計を行う場合に、ネットリスト２２内のフリップフロップを、ネットリスト２２とデファイナ信号情報２３とを参照して、デファイナツリーフリップフロップと、分周化フリップフロップと、その他の通常のフリップフロップとに分類する。 - 特許庁

The image sensor 101 is operated by a clock of the oscillator 107 according to the NTSC system, and by changing a blanking period in a vertical direction or a blanking period in a horizontal direction, the image sensor 101 outputs image data at a frame frequency out of the frame frequency of the NTSC system.例文帳に追加

撮像素子１０１は、ＮＴＳＣ方式対応の発振器１０７のクロックで動作し、垂直方向のブランキング期間乃至水平方向のブランキング期間を変更することで、ＮＴＳＣ方式のフレーム周波数から外れたフレーム周波数で画像データを出力する。 - 特許庁

Logical value outputs of F/F2 and F/F3 holding received data on the basis of the synchronous system clock are compared with each other by a comparator 4 and an identical logical continuation frequency monitoring part 7 detects the bit width from the counted value outputted by the counter 5 by referring to the frequency table 6 at a timing when the logical outputs are mismatched.例文帳に追加

同期系クロックに基づき受信データを保持するＦ／Ｆ２とＦ／Ｆ３の論理値出力を比較器４にて比較し、不一致となったタイミングで同一論理継続回数監視部７が回数テーブル６を参照してカウンタ５の出力していた計数値からビット幅を検出する。 - 特許庁

To provide a rate fraction type timing signal generator capable of synchronizing with a frequency and a phase of a clock signal fed from another signal generator having different frequency resolution and to provide a semiconductor integrated circuit testing device having the timing signal generator.例文帳に追加

異なる周波数分解能を有する他の信号発生装置から供給されるクロック信号の周波数や位相に同期可能な、レート端数方式のタイミング信号発生装置、及び当該タイミング信号発生装置を備えた半導体集積回路試験装置を提供する。 - 特許庁

In a column decoder 63, a frequency divider 67 for writing operation control is provided, where the frequency divider 67 divides the period of a selection signal WT for writing a control outputted to a switch 30 for writing, at data writing four fold according to the period of an external clock signal CLK.例文帳に追加

カラムデコーダ６３には、外部クロック信号ＣＬＫの周期から、データの書き込み時に書き込み用スイッチ３０に出力される書き込み制御用の選択信号ＷＴの周期を４倍に分周する書き込み動作制御用の分周器６７が設けられている。 - 特許庁

To provide a piezoelectric vibrating-reed and its manufacturing method, a piezoelectric vibrator, an oscillator, an electronic device, and a radio clock which can perform effective frequency adjustment, and at the same time, prevent variation of resonant frequency caused from effect of oxidation after the adjustment, and can be efficiently manufactured.例文帳に追加

効果的な周波数調整を行うことができるとともに、調整後に酸化などの影響を受けて共振周波数が変動してしまうことを防ぎ、また、効率良く製造可能な圧電振動片及びその製造方法、その圧電振動子、並びに、発振器、電子機器、電波時計を提供する。 - 特許庁

To provide an electronic device-mounted machine capable of suppressing the noise radiation at the clock signal frequency or harmonic frequencies of an electronic device and in addition the propagation of the low frequency noise between housings, and a method for reducing the noise of the electronic device-mounted machine.例文帳に追加

電子装置のクロック信号周波数又はその高調波周波数でのノイズ放射を抑制することができ、更に筐体間の低周波ノイズ伝搬も抑制することができる電子装置搭載機器及び電子装置搭載機器のノイズ低減方法を提供する。 - 特許庁

The PLL circuit is a closed loop circuit and therefore, if the slight sine wave subjected to the frequency modulation by the down conversion presence identification information outside the closed loop characteristic band from the outside is added thereto, the signal becomes disturbance and the clock subjected to the frequency modulation in the edge portion according to the sine wave is outputted.例文帳に追加

ＰＬＬ回路は閉ループ回路であるから、外部から閉ループ特性帯域外のダウンコンバート有無識別情報で周波数変調された微少な正弦波を加えるとその信号は外乱となり、エッジ部分が正弦波に応じて周波数変調されたクロックが出力される。 - 特許庁

A/D converting parts 3a and 3b sample a received baseband signal Sb with an asynchronous sampling clock CK of doubled symbol rate and on the basis of these sampled data sequences Ii and Qi, a transmission complex symbol frequency generating part 5 generates data sequences Ei and Di of transmission complex symbol frequency components.例文帳に追加

Ａ／Ｄ変換部３ａ，３ｂがシンボルレートの２倍の非同期サンプリングクロックＣＫで受信ベースバンド信号Ｓｂをサンプリングし、このサンプリングしたデータ系列Ｉi，Ｑiをもとに、送信複素シンボル周波数生成部５が、送信複素シンボル周波数成分のデータ系列Ｅi，Ｄiを生成する。 - 特許庁

The clock frequency of a controller 10 is set to a usual frequency before a shutter button on a key input unit 12 is operated to instruct the start of a moving picture shot in a moving picture shot mode, this eliminating the useless power consumption in a monitoring state to prolong the cell life.例文帳に追加

動画撮影モードで、キー入力部１２のシャッターボタンによって動画撮影の開始が指示される以前は、制御部１０のクロック周波数を通常の周波数とし、モニタリング状態における無駄な電力消費を無くすことにより、電池寿命の長期化を図る。 - 特許庁

To provide a reception burst signal identifying circuit that is provided at the point side of a PDS transmission system or the like for identifying a reception burst signal transmitted from a multi-point side and moreover received at the point side with a frequency band, which is half times that of a clock frequency band in a simple circuit constitution.例文帳に追加

ＰＤＳ伝送システム等のポイント側に設けられ、マルチポイント側から送信されてポイント側で受信される受信バースト信号を、簡単な回路構成で、しかもクロック周波数帯域の半分以下の周波数帯域で識別できる受信バースト信号識別回路を提供する。 - 特許庁

Two-frequency dividers 10 and 30-50 are each constituted of a D flip-flop composed of an NMOS source coupled logic and having an NMOS transistor grounded into which a clock signal is inputted, and a two-frequency divider 60 connected in a sixth stage is constituted of a D flip-flop composed of a CMOS logic circuit.例文帳に追加

２分周器１０、３０〜５０をＮＭＯＳソースカップルドロジックからなり、クロック信号が入力されるＮＭＯＳトランジスタが接地されたＤフリップフロップで構成し、６段目に接続された２分周器６０をＣＭＯＳロジック回路からなるＤフリップフロップで構成する。 - 特許庁

To restrain influence due to noise and jitters generated accompanying acceleration, while improving the frequency measuring resolution of a signal to be measured, without making the standard clock frequency high.例文帳に追加

基準クロックの周波数を高くすることなく、被測定信号の周波数測定分解能を向上させると共に、高速化に伴ない発生するノイズやジッタの影響を抑制することが可能な周波数測定回路及びそれを用いた振動センサ式差圧・圧力伝送器を実現する。 - 特許庁

To accomplish a base station system in which a sending time for a radio wave of an illegal frequency or a radio wave of an excessive output can be suppressed to a minimum by suppressing a transmission output from a radio transmitting/receiving section immediately when a frequency variation of a reproduction clock signal occurs in the radio transmitting/receiving section.例文帳に追加

無線送受信部において、再生クロック信号の周波数変動が発生した場合に、直ちに無線送受信部の発信出力を抑え、違法周波数の電波や過大出力の電波の送出時間を最小限に抑えることが可能な基地局システムの実現を目的とする。 - 特許庁

When the frequency of the clock 7 is switched, it is possible to relieve the change of abrupt visual operability when it is used for a portable information terminal or the like, by switching to a target frequency gradually according to the number of steps and the step width set by the part 5.例文帳に追加

ＣＰＵクロック７の周波数を変更する際に、周波数ステップ制御部５で設定されたステップ数およびステップ幅により段階的に目標の周波数に変更することにより、携帯情報端末等に用いた場合に、急激な視覚的・操作性の変化を緩和できる。 - 特許庁