「clock frequency」に関連した英語例文の一覧と使い方(68ページ目) - Weblio英語例文検索

To provide a pixel clock generator and an image forming apparatus capable of heightening control band even when making a device high-speed and satisfactorily suppressing high frequency jitter.例文帳に追加

装置を高速化しても制御帯域を高くすることができ、高周波ジッタを十分に抑制することができる画素クロック生成装置及び画像形成装置を提供すること。 - 特許庁

The delay time tSD is adjusted such that a phase of one CLK1 of the plurality of clock signals CLK1-CLKn which has a maximum frequency is shifted by a predetermined angle.例文帳に追加

その遅延時間ｔＳＤは、上記複数のクロック信号ＣＬＫ１〜ＣＬＫｎのうち最大周波数のクロック信号ＣＬＫ１の位相が所定の角度だけシフトする量に調整される。 - 特許庁

To provide a bus system capable of surely changing the operating clock frequency of a bus, neither utilizing any software nor using any leased signal line connecting all master devices.例文帳に追加

ソフトウエアを利用することなく、全マスタデバイス間を接続する専用信号線を使用することなく、確実にバスの動作クロック周波数を変更できるバスシステムを提供することにある。 - 特許庁

To provide a synchronous semiconductor memory in which timing at which a word line is disabled is set by utilizing frequency information of a clock signal and defect of cell operation can be prevented.例文帳に追加

クロック信号の周波数情報を利用してワードラインのディスエーブルするタイミングを設定し、セル動作不良を防止することができる同期式半導体メモリ装置を提供すること。 - 特許庁

The phases of inputted clock and input signal are compared by a phase frequency comparator 4 and a voltage corresponding to the phase difference is outputted to a charge pump and low-pass filter(LPF) 6.例文帳に追加

入力されるクロックと入力信号の位相が位相周波数比較器４により比較され、その位相差に応じた電圧がチャージポンプ及びローパスフィルタ６に出力される。 - 特許庁

A cathode voltage output circuit 15 operates by the clock signal output by the drive frequency output circuit 13, and applies a cathode voltage to a cathode of the pixel 8 via a cathode line 17.例文帳に追加

カソード電圧出力回路１５は、駆動周波数出力回路１３が出力するクロック信号によって動作し、カソードライン１７を介して画素８のカソードにカソード電圧を印加する。 - 特許庁

An anode voltage output circuit 14 operates by the clock signal output by the drive frequency output circuit 13, and applies an anode voltage to an anode of a pixel 8 via an anode line 16.例文帳に追加

アノード電圧出力回路１４は、駆動周波数出力回路１３が出力するクロック信号によって動作し、アノードライン１６を介して画素８のアノードにアノード電圧を印加する。 - 特許庁

A reproduction carrier producing circuit 10 outputting a reproduction carrier to be supplied to a mixer 1 and a frequency divider 6 outputting a baseband clock are configured to share a reference oscillator 9.例文帳に追加

ミキサ１に供給する再生キャリアを出力する再生キャリア生成回路１０およびベースバンドクロックを出力する分周器６は基準発振器９を共用する構成とする。 - 特許庁

To provide a highly versatile variable frequency clock circuit or the like, which can perform acceleration/deceleration at different acceleration speeds up to various target frequencies, in a relatively simple constitution.例文帳に追加

比較的簡単な構成で、多種多様の目標周波数まで異なる加速度で加減速させることができ、汎用性の高い周波数可変クロック出力回路等を提供する。 - 特許庁

At each position corresponding to an amplitude peak of the stationary wave, the level of the light signal synchronously changes with others in a sine waveform having a frequency corresponding to the clock signal.例文帳に追加

定在波の振幅のピークにあたる各位置では、光信号のレベルが互いに同期して変化し、その変化波形はクロック信号に対応した周波数を持つサイン波形となる。 - 特許庁

Therefore, its sampling period can be made longer by using a frequency-divided clock than that when focus servo control operation is performed, and stable focus search can be performed.例文帳に追加

よって、フォーカスサーボ制御動作を行うときに比べて、分周したクロックを用いることで、そのサンプリング周期を長くすることができ、安定したフォーカスサーチを行うことができる。 - 特許庁

The data recording part removes a high frequency component by performing filter processing of data sampled in N-times, while calibrating the internal clock by NTP, and generates the observation waveform data by resampling.例文帳に追加

データ収録部は、内部時計をＮＴＰで校正しながら、Ｎ倍でサンプリングしたデータをフィルタ処理で高周波成分を除去し、リサンプルして観測波形データを生成する。 - 特許庁

To provide a semiconductor inspection method which can perform an inspection of a semiconductor device with high precision even when the clock frequency of an inspection signal of a semiconductor inspection system becomes high.例文帳に追加

半導体検査装置の検査信号のクロック周波数が高くなっても、高い精度で半導体装置の検査を行うことができる半導体装置の検査方法を提供する。 - 特許庁

When it is determined that the hands of the user are put on the palm rests 6, it is indicated to increase the number of rotation of a fan or to reduce a clock frequency in order to reduce temperature in the circumference of the palm rests 6.例文帳に追加

使用者の手がパームレスト６に置かれていると判断すると、パームレスト６周辺の温度を下げるためにファン回転数を上げたりクロック周波数を下げる指示する。 - 特許庁

Moreover, in the first and second black display periods, the frequency of the clock signal of the source driver is made equal to that in the video display period and, on the other hand, the level of the start signal of the source driver is kept at an H.例文帳に追加

また、第１,第２黒表示期間には、ソースドライバのクロック信号の周波数を上記映像表示期間と同等にする一方、スタート信号のレベルを「Ｈ」に維持する。 - 特許庁

To provide a scanner that suppresses a beat noise that is produced when a clock frequency-modulated for a prescribed period is used for driving a line sensor and for signal processing and corresponds to the prescribed period.例文帳に追加

スキャナにおいて、所定周期で周波数変調されたクロックをラインセンサの駆動や信号処理に用いる場合に発生する上記所定周期に対応したビートノイズを抑える。 - 特許庁

The clock frequency of the CPU1 is lowered during a bulb exposure mode, and the operation of the DC/DC converter 15, the CPU2, and another device 3 are stopped immediately after the ON of the first switch S1.例文帳に追加

バルブ露出モードのときは、ＣＰＵ１のクロック周波数を低下させ、第１のスイッチＳ１オンの直後にＤＣ／ＤＣコンバータ１５，ＣＰＵ２及び他のデバイス３の作動を停止させる。 - 特許庁

A clock control section 4 stores a generating circuit division ratio signal 104 resulting from summing the phase error signal 103 to frequency division ratio initial values that are repetitively outputted and provides the output of the signal 104.例文帳に追加

クロック制御部４は、繰り返し出力される複数の分周比初期値に位相誤差信号１０３を加算した分周比信号１０４を記憶するとともに出力する。 - 特許庁

Thus, control to the optimum current corresponding to the sampling frequency is made independently of the clock signal generating means in use so as to attain low power consumption of the AD converter.例文帳に追加

従って、クロック信号生成手段を問わず、サンプリング周波数に応じた最適な電流値に制御することができ、ＡＤ変換器の低消費電力化が達成される。 - 特許庁

Specifically, the writing start position is corrected such that the first writing image data writing start position is not changed in the case the first writing clock frequency is changed by an α%.例文帳に追加

具体的には、第１書き込みクロック周波数がα％変更された場合に、第１書き込みの画像データ書き込み開始位置が変わらないように、書き込み開始位置の補正をする。 - 特許庁

With respect to the other frequency-divided outputs, which are not selected, a reset pulse generation distributing part 13 outputs a reset pulse generated based on the output clock of the circuit 14.例文帳に追加

当該選択されていない分周出力に対し、クロック選択回路１４の出力クロックに基づき生成されたリセットパルスをリセットパルス生成分配部１３が出力する。 - 特許庁

According to an example of this invention, each pattern of N sectors and a reference pattern are written in an inner peripheral track respectively by a default clock frequency and the number of default clocks (number of write interval clocks between patterns).例文帳に追加

本発明の一例において、内周側トラックに、Ｎセクタの各パターンをデフォルト・クロック周波数、デフォルト・クロック数（各パターン間の書き込み間隔クロック数）で基準パターンを書き込む。 - 特許庁

A base-band controller 2 controls various signal processes such as communication link control, frequency-hopping control, packet retransmission and error correction, according to the clock CL1 from the oscillator 4.例文帳に追加

ベースバンド制御部２は、水晶発振子４によるクロックＣＬ１に従って、通信リンクの制御、周波数ホッピング管理、パケットの再送、誤り訂正などの各種信号処理を制御する。 - 特許庁

This controller is constituted of a CPU 10, a temperature controller 20 for detecting the temperature of the CPU or the neighboring area, and for outputting a trigger signal when the detected temperature is matched with any of two trigger temperatures set at two points, and a clock frequency generating circuit 30 for outputting a clock signal to the CPU.例文帳に追加

この装置を、ＣＰＵ10と、ＣＰＵまたはその近傍の温度を検出し、検出温度が、設定された二点のトリガー温度のいずれかに一致したときトリガー信号を出力する温度コントローラ20と、ＣＰＵにクロック信号を出力するクロック周波数発生回路30とで構成する。 - 特許庁

A timing generation circuit 17b prepares a line pulse LP1 of a comparatively short period for driving the main display area 13 by dividing the frequency of a system clock CK and prepares also a clock signal CK2 for driving the sub-display area 14 synchronously with the pulse LP1.例文帳に追加

タイミング生成回路１７ｂは、システムクロックＣＫを分周して、前記主表示領域１３を駆動する比較的短い周期のラインパルスＬＰ１を作成するとともに、該パルスＬＰ１に同期して、副表示領域１４を駆動するクロック信号ＣＫ２を作成する。 - 特許庁

To solve a problem that the desired signal is likely to be detected erroneously due to turning of clock to a detecting circuit when the signal is determined whether it is the desired signal by detecting a duration period, occurrence frequency or the like of the detecting signal using the clock as in the signal processing apparatus of the prior art.例文帳に追加

従来の信号処理装置ように、クロックを用いて、検波信号の持続時間、出現頻度等を検出し、所望信号か否かの判定を行った場合、検波回路へのクロックの回り込み等により所望信号の誤検出が生じる可能性がる。 - 特許庁

The 8-bit data obtained by binary encoding of the clock number of the application period of a display signal voltage to each signal line Ls in one horizontal scanning period calculated on the basis of the frequency of the data clock CLK is set in an internal register HGRES of a control circuit 23 in accordance with the external input.例文帳に追加

コントロール回路２３の内部レジスタＨＧＲＥＳに、データクロックＣＬＫの周波数ｆを基に算出された、１水平走査期間における各信号ラインＬｓへの表示信号電圧の印加期間のクロック数を２進数化した８ビットデータが外部入力に従って設定される。 - 特許庁

To provide a clock and data recovery circuit and a recovery method, and a station-side apparatus employing the recovery circuit, capable of preventing occurrence of a phenomenon that, when entering a no-signal interval between burst signals, a frequency is temporarily deviated from that of a reference clock signal considerably.例文帳に追加

バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。 - 特許庁

The A/D converter 102 samples and quantizes a receive analog signal outputted by an analog reception part 101 in response to the leading edge or trailing edge of an operation clock CLK of a specified frequency supplied from the clock control part 105 to perform conversion into a digital signal.例文帳に追加

Ａ／Ｄコンバータ１０２は、クロック制御部１０５から供給される所定周波数の動作クロックＣＬＫの立ち上がりエッジ、又は立ち下りエッジに応答してアナログ受信部１０１が出力する受信アナログ信号をサンプリングし、量子化を行い、ディジタル信号に変換する。 - 特許庁

To obtain a PLL circuit where a rapid frequency and phase fluctuation of a synchronizing clock being its output can be minimized by minimizing the fluctuation in a feedback voltage to a voltage controlled oscillator when an input clock is interrupted in a phase synchronization state.例文帳に追加

位相同期状態時に入力クロックが断した場合に、電圧制御型発振器へのフィードバック電圧の変動を最小限に抑えることにより、ＰＬＬ回路出力の同期クロックの急激な周波数並びに位相の変動を最小限に抑えることが可能なＰＬＬ回路を提供する。 - 特許庁

Since calibration operation independent of the external clock is performed, the period assigned to the adjustment step of one time or the period required for a series of calibration operations can be fixed even if the frequency of the external clock changes by the operation mode, or the like.例文帳に追加

本発明によれば、外部クロックに依存しないキャリブレーション動作が行われることから、動作モードなどによって外部クロックの周波数が変化する場合であっても、１回の調整ステップに割り当てられる期間や、一連のキャリブレーション動作に要する時間を一定とすることが可能となる。 - 特許庁

The period signal extracting processor 30 performs Fourier transform, filtering, and Fourier inverse transform and selects a frequency for the Fourier inverse transform to supply a clock signal having a different period from the reference clock, thereby preventing a synchronizing electromagnetic wave noise and image degradation due to the synchronizing electromagnetic wave noise.例文帳に追加

本発明の周期信号抽出装置３０は、フーリエ変換／フィルタ／フーリエ逆変換を実行し、周波数を選択してフーリエ逆変換することにより基準クロックとは異なる周期のクロック信号を与え、同期電磁波ノイズおよび同期電磁波ノイズに起因する画像劣化を防止している。 - 特許庁

To provide a regenerating unit for a wavelength division multiplex system employing an optical fiber, the power consumption and the cost of which can be reduced without imposing restrictions onto wavelength selection and that can use only low frequency components to generate a modulation clock from a single reference clock.例文帳に追加

波長の選択に対する制約を課さずにコストや再生器の消費パワーを低減し、単一の基準クロックから変調クロックを発生するための低周波コンポーネントだけを使用可能な、光ファイバによる波長分割多重伝送システムのための再生器を提供する。 - 特許庁

To provide a symbol delay synchronization demodulating circuit for generating symbol data from a quadrature detection signal, using as a symbol demodulation clock signal a clock signal in which a phase does not match a symbol point interval in the quadrature detection signal although a frequency matches a symbol speed.例文帳に追加

周波数はシンボル速度と一致しているが、位相が直交検波信号におけるシンボル点間隔に合致していないようなクロック信号をシンボル復調クロック信号として用い、直交検波信号からシンボルデータを生成するシンボル遅延同期復調回路を提供する。 - 特許庁

The CLK'[1] is selected from a clock signal CLK[1] having a constant frequency or a clock signal generated via a one-shot pulse generating circuit 1PLS whenever output voltage in an output power supply node VO drops by a mode setting signal SMOD.例文帳に追加

このＣＬＫ’［１］は、一定の周波数を持つクロック信号ＣＬＫ［１］か、あるいは出力電源ノードＶＯにおける出力電圧が低下する毎にワンショットパルス生成回路１ＰＬＳを介して生成されるクロック信号かをモード設定信号ＳＭＯＤによって選択したものである。 - 特許庁

The electronic device, having a plurality of operating modes that are switched according to events, includes a data transmission means for transmitting data within the electronic device, and a clock control means for controlling the operating clock frequency of the data transmission means to change as the operating mode changes.例文帳に追加

イベントに応じて切り換えられる複数の動作モードを有する電子機器において、電子機器の内部でデータを伝送するデータ伝送手段と、動作モードとの変化に応じて、データ伝送手段の動作クロック周波数を変更するよう制御するクロック制御手段とを有する。 - 特許庁

Thus, delay times of the clock and the data signal become coincident, an over-sampling error state due to a time difference between the clock and data is avoided, an over-sampling frequency is accurately improved, and a pixel transmission efficiency and quality can be improved without an influence of a voltage change.例文帳に追加

これにより、クロックとデータ信号の遅延時間が一致し、クロックとデータとの間の時差によるオーバーサンプリングエラーの状況を回避し、オーバーサンプリング周波数を正確に向上し、電圧変化の影響を受けることなく、画素伝送効率および品質を向上させることができる。 - 特許庁

The relation between the power source voltage of the circuit and the circuit clock frequency C is attained by modulating an output 18 of an electric power source 15 in the circuit 10, and by applying a modulated electric power source signal through a signal converter 30 to control modulation of a clock source 14.例文帳に追加

回路電源電圧と回路クロック周波数Ｃのこの関係は、回路１０の電源１５の出力１８を変調し、変調された電源電圧信号を信号変換器３０を通して適用し、クロック・ソース１４の変調を制御することによって達成される。 - 特許庁

The dot clock generation circuit 51 acquires a measurement value by counting system clocks between encoder pulses, performs computation to decrease the measurement value by the value of a frequency division ratio in synchronization with the system clocks, generates a dot clock every time when the remaining value becomes negative and adds a new measurement to the negative value.例文帳に追加

ドットクロック発生回路５１はエンコーダパルス間においてシステムクロックを計数した計測値を取得し、システムクロックに同期して計測値から分周比の値ずつ減ずる演算処理を行って残りの値が負になる毎にドットクロックを発生して新たな計測値をこの負の値に加算する。 - 特許庁

To provide a waveform equalizer which is capable of applying high-frequency band enhancement to a read signal without increasing inter-symbol interference even if the shortest run length of the read signal is below twice the clock period in a channel clock signal and a recorded information reproducing device.例文帳に追加

読取信号の最短ランレングスがチャンネルクロック信号におけるクロック周期の２倍以下であっても、符号間干渉を増大させることなく、この読取信号に対して高域強調をかけることができる波形等化器および記録情報再生装置を提供することを目的とする。 - 特許庁

When a network-side signal of a predetermined frequency containing audio data is received from a digital line network, an interface means generates a synchronizing clock synchronized to the network-side signal, generates a multiplex signal by multiplexing the synchronizing clock and the audio data in the network-side signal, and outputs the multiplexing signal.例文帳に追加

インターフェイス手段は、デジタル回線網から、音声データを含む所定周波数の網側信号を受信すると、網側信号に同期した同期クロックを生成し、同期クロックと網側信号内の音声データとを多重して多重信号を生成し、多重信号を出力する。 - 特許庁

A receiving device D includes first to third receiving parts 31 to 33 receiving respectively single music data from first to third transmitting devices A to C of respective reproducing devices, and one clock generating part 25 supplying first to third frequency dividing clock signals CLKd1 to CLKd3 to respective receiving parts 31 to 33.例文帳に追加

受信装置Ｄは、各再生装置の第１〜第３送信装置Ａ〜Ｃから単体音楽データをそれぞれ受信する第１〜第３受信部３１〜３３と、各受信部３１〜３３に第１〜第３分周クロック信号ＣＬＫｄ１〜ＣＬＫｄ３を供給する１つのクロック生成部２５を含む。 - 特許庁

The gray scale counter 104 can make a frequency of a clock Count-CK of the gray scale counter 104 be lower than a clock used in the gray scale counter to output a counter value of 10 bits, because it is constructed so as to obtain a counter value output of 9 bits compared to higher-order 9 bits of pixel data.例文帳に追加

階調カウンタ１０４は、画素データの上位９ビットの値と比較する９ビットのカウンタ値出力を得る構成とするようにしたため、階調カウンタ１０４のクロックCount-CKを、１０ビットのカウンタ値を出力する階調カウンタで用いるクロックよりも低周波数化することができる。 - 特許庁

To provide a clock data reproduction circuit capable of preventing the occurrence of a phenomenon in which a reference clock signal and a frequency temporarily collapse greatly when coming into a non-signal section between burst signals; and to provide a reproducing method, and a station-side device using the reproduction circuit.例文帳に追加

バースト信号間の無信号区間に入ったとき、一時的に参照クロック信号と周波数が大きくずれるという現象の発生を防止することができるクロック・データ再生回路及び再生方法並びに当該再生回路を用いた局側装置を提供する。 - 特許庁

Input data Din and a clock CK are inputted, the clock CK having a frequency and a phase locked with the input data Din, and a signal Err representing a differential δ from duty 100% of the input data Din is outputted only when a transition occurs in the input data Din.例文帳に追加

入力データＤｉｎと、該入力データＤｉｎと周波数および位相が同期したクロックＣＫとを入力とし、前記入力データＤｉｎのデューティの１００％からの差分δを表す信号Ｅｒｒを、前記入力データＤｉｎに遷移が生じた時だけ出力する。 - 特許庁