「clock frequency」に関連した英語例文の一覧と使い方(64ページ目) - Weblio英語例文検索

Consequently, the operation clock frequencies of the CPU cores 52 to 56 other than the CPU core 50 can be reduced and the temperature of the multicore CPU 12 can be reduced while keeping the operation clock frequency of the CPU core 50 stored in a processing priority storage part 32 at a maximum frequency, even when processing of the highest priority is allocated to the CPU core 50.例文帳に追加

これにより、優先度が最も高い処理が割り当てられているとして処理優先度格納部３２に格納されているＣＰＵコア５０の作動クロック周波数を最高の周波数に保ったまま、ＣＰＵコア５０以外のＣＰＵコア５２〜５６の作動クロック周波数を低減させ、マルチコアＣＰＵ１２の温度を下げることができる。 - 特許庁

In a noncontact IC card 10 for obtaining operation power by communicating by a magnetic field by using an antenna means 1, a power detection circuit 6 detects the power consumption level of an integrated circuit with respect to a reception power level, and a clock selection circuit 7 heightens an operation clock frequency when power consumption is high and lowers the operation clock frequency when power consumption is low to optimize the reception power and current consumption.例文帳に追加

アンテナ手段１を用いて磁界により通信を行い、動作電力を取得する非接触型ＩＣカード１０において、電力検出回路６によって受電電力レベルに対する集積回路の消費電力レベルを検出し、クロック選択回路７によって消費電力が大きいときは動作クロック周波数を高く、小さいときは動作クロック周波数を低くして、受電電力と消費電流とを最適化する。 - 特許庁

The apparatus includes a transmitter that diffuses a clock signal having a predetermined frequency and phase in terms of spectrum and transmits a serial data signal and a receiver that receives the serial data signal transmitted from the transmitter by the restoration of a clock and data and outputs at least one of the restored clock signal and the restored data.例文帳に追加

本発明に係るデータ転送装置は、所定の周波数及び所定の位相を有するクロック信号をスペクトラム拡散させ、シリアルデータ信号を送信する送信器と、送信器から送信されたシリアルデータ信号をクロック及びデータの復元により受信して、復元されたクロック信号と復元されたデータの少なくとも一方を出力する受信器とを有する。 - 特許庁

In the video display system 1 equipped with a plurality of display devices 6 which are arrayed and a display control means 4, the display devices 6 each have a display unit which displays display data 16 based upon a display clock signal 9C and the display control means 4 generates a reference clock signal 5C having a lower frequency than the display clock signal 9C.例文帳に追加

配列された複数の表示装置６と表示制御手段４を備える映像表示システム１において、表示装置６は、表示クロック信号９Ｃに基づいて表示データ１６の表示を行う表示部を備え、表示制御手段４は、表示クロック信号９Ｃの周波数より低い周波数の基準クロック信号５Ｃを生成する。 - 特許庁

When the abnormality detecting means 600 detects no abnormality in the low frequency oscillator 42 on prescribed conditions, a switching means 10a switches a clock pulse for operating a central arithmetic processor 10 from a first clock pulse P1 to a second clock pulse P2 and transits the central arithmetic processor 10 into low power consumption state.例文帳に追加

所定条件となったとき、異常検出手段６００により低周波発振器４２の異常検出がなければ、切替手段１０ａが、中央演算処理装置１０を動作させるクロックパルスを、第１のクロックパルスＰ１から第２のクロックパルスＰ２に切り替えて、中央演算処理装置１０を低電力消費状態に移行させる。 - 特許庁

The method of synchronizing comprises sending, to the local data processor 4 from the source data processor 2, timing packets each, including at least fields containing the destination address of the local processor and reference clock data indicating the time the packet, is launched on to the network, and controlling the frequency of the local clock generator 30 in dependence on the reference clock data.例文帳に追加

同期方法は、送信元データプロセッサ２から局所データプロセッサ４に、少なくとも局所プロセッサの宛先アドレスを含むフィールドと、パケットを非同期パケット交換網に送信した時刻を表す基準クロックデータを含むフィールドとを有するタイミングパケットを送信し、基準クロックデータに基づいて、局所クロック発生器３０の周波数を制御する。 - 特許庁

A phase error detection section 4 calculates the phase error between the regenerated data and the regenerated clock, a feedback amount calculation section 6 obtains a feedback amount in proportion to the phase error, and a clock generating section 2 uses the feedback amount to correct sum data outputted from a center frequency calculation section 8 and accumulates the sum after the correction to generate the recovery clock.例文帳に追加

位相誤差検出部４にて、受信データと再生クロックとの位相誤差を演算し、帰還量計算部６にて、その位相誤差に比例した帰還量を求め、クロック発生部２にて、その帰還量を用いて、中心周波数計算部８が出力してくる加算データを補正し、その補正後の加算値を累積加算することで、再生クロックを生成する。 - 特許庁

The jitter elimination circuit 150 is constituted of a PLL circuit including a phase comparator for comparing a reference clock signal with a feedback clock signal in phase and outputting a phase difference signal, a loop filter for smoothing the phase difference signal and outputting a control voltage, and a voltage controlled oscillator for generating a feedback clock signal of frequency corresponding to the control voltage.例文帳に追加

ジッタ除去回路１５０は、基準クロック信号と帰還クロック信号との位相を比較して位相差信号を出力する位相比較器と該位相差信号を平滑化して制御電圧を出力するループフィルタと該制御電圧に応じた周波数の帰還クロック信号を生成する電圧制御発振器とを含むＰＬＬ回路で構成される。 - 特許庁

A level display device which displays the level of input signals by means of a plurality of display segments is provided with a sampling means which samples the input signals in accordance with a first clock and a control means which is constituted to display the level of the input signals in the display segments in accordance with a second clock which is lower in frequency than the first clock.例文帳に追加

複数の表示セグメントによって入力信号のレベルを表示させるレベル表示装置において、入力信号を第１のクロックにしたがってサンプリングするサンプリング手段と、前記第１のクロックより低い周波数の第２のクロックにしたがって前記表示セグメントに表示するようにした制御手段とを備えたレベル表示装置。 - 特許庁

A feedback controller 107 composing a clock and data recovery circuit monitors a following rate of an extraction clock for a frequency and a phase variation of serial data, and performs a feedback control to an integrator 102 momently and adaptively, thereby increasing the following rate of the extraction clock and realizing an improvement of a jitter strength characteristic.例文帳に追加

クロックアンドデータリカバリ回路を構成するフィードバック制御器１０７が、シリアルデータの周波数および位相変動に対する抽出クロックの追従速度を監視し、時々刻々と適応的に積分器１０２に対して、フィードバック制御を行なうことで、抽出クロックの追従速度の向上と、ジッタ耐力特性の向上を実現する。 - 特許庁

To reduce the number of transmission lines for clock signals of different frequencies and to simplify a circuit scale of a reception circuit even if a frequency difference of clocks is a small, in a system for transmitting and receiving a plurality of data signals in an asynchronous relationship and synchronized with the clock signals of different frequencies.例文帳に追加

異なる周波数のクロック信号に同期した非同期関係にある複数のデータ信号を送受信するシステムにおいて、クロック信号の伝送線数を削減すると共に、各クロックの周波数差が小さくても受信回路の回路規模を簡略化する。 - 特許庁

To provide a clock distribution circuit and distribution method, and a clock supply circuit to be applied to a data transmission circuit, that is not limited by the frequency of a transmission signal and the wire length of a transmission line in high-speed two-way data transmission.例文帳に追加

高速の双方向データ伝送において、伝送信号の周波数及び伝送路の配線長に制限されないデータ伝送回路に用いられるクロック分配回路及び分配方法並びにクロック供給回路を提供することを目的とする。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (t_REF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔ_REF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

The bit deviation is compensated by inverting corresponding frequency divided clock signals of 1/2, 1/4, 1/8 by the three-bit clock inversion signal and replacing bit positions when an SDH frame signal is successively parallelized to 1:2, 2:4, 4:8 by the demultiplexer part 1-1.例文帳に追加

デマルチプレクサ部１−１は、３ビットのクロック反転信号により対応する１／２，１／４，１／８の分周クロック信号を反転させて、ＳＤＨフレーム信号を順に１：２，２：４，４：８に並列化する際のビット位置を入れ替えることで、ビットずれを補正する。 - 特許庁

Print data (DATA1, DATA2) being delivered to respective thermal heads 12a and 12b are generated from a data division circuit 26b for dividing basic print data (DATA16 MHz) depending on two clock signals (CLK1, CLK2) produced through frequency division of a basic clock signal (CLK16 MHz) from a head drive circuit 26a.例文帳に追加

各サーマルヘッド１２ａ，１２ｂに対して出力される印字データ（DATA1,DATA2）が、ヘッド駆動回路２６ａからの基本クロック信号（CLK16MHz）を分周した二つのクロック信号（CLK1,CLK2）に応じて基本印字データ（DATA16MHz）を分割することによりデータ分割回路２６ｂにおいて生成される。 - 特許庁

On the other hand, to the analog circuit 2, the clock signal for the analog circuit outputted from the frequency divider 4 is not directly inputted, but an after phasing clock signal for the analog circuit that the period thereof is unchanged and the phase thereof is adjusted with a timing shift circuit 5 is inputted.例文帳に追加

一方、アナログ回路２には上記分周器４から出力されたアナログ回路用クロック信号が直接入力されるのではなく、タイミングシフト回路５で周期を変えずに位相を調整した位相調整後アナログ回路用クロック信号が入力される。 - 特許庁

The digital fractional phase detector 200 uses a time-to-digital converter 201 that represents a time difference as a digital word for use by the frequency synthesizer so as to accommodate a quantization scheme for measurement of a fractional difference between a significant edge of the output clock 110 of the VCO and a reference clock.例文帳に追加

デジタル小位相検出器200は、周波数合成器が使用する時間差をデジタル語として表す時間デジタル変換器201を使用し、VCOの出力クロック110の有意なエッジと基準クロック間の遅れの小差を測定する量子化方式に対応する。 - 特許庁

A clock-timing extraction circuit 10 variably sets a frequency- dividing ratio, based on the transmission rate of an input signal, performs phase synchronization control, so that the phase difference between the input signal and an oscillation output is constant, and tracts a clock timing according to the transmission rate.例文帳に追加

クロックタイミング抽出回路１０は、入力信号の伝送レートにもとづいて、分周比を可変的に設定して、入力信号と発振出力との位相差が一定になるように位相同期制御を行い、伝送レートに応じたクロックタイミングを抽出する。 - 特許庁

A synchronization circuit block 1200 holds a received data signal in synchronization with a strobe signal, and then holds and outputs the received data signal in synchronization with a clock signal having the same frequency as that of the reference clock signal and having a phase determined according to the determination result.例文帳に追加

同期回路ブロック１２００によって、入力された受信データ信号を前記ストローブ信号によって保持し、さらに前記基準クロック信号と同じ周波数で、前記判断結果に応じた位相のクロック信号で受信データ信号が保持されて出力される。 - 特許庁

To provide a delay quantity adjustment system and a delay quantity adjusting method for sampling clock of a video signal, which can maintain the number of steps of the phase adjustment of the sampling lock at a fixed level whatever the frequency the sampling clock may be.例文帳に追加

本発明は、サンプリングクロックがどのような周波数でもサンプリングクロックの位相調整のステップ数を一定に保つことができる映像信号のサンプリングクロックのディレイ量調整システム、ディレイ量調整方法および記録媒体を提供することを課題とする。 - 特許庁

An exclusive OR circuit 270 (clock signal generating section) generates a clock signal 28 for a switched capacitor filter (SCF) having twice the frequency of a driving signal 22 based on a phase difference between the reference signal 26 and the switching control signal 27.例文帳に追加

排他的論理和回路２７０（クロック信号生成部）は、参照信号２６と切り替え制御信号２７との位相差に基づいて、駆動信号２２の周波数の２倍の周波数を有するスイッチトキャパシタフィルター（ＳＣＦ）用のクロック信号２８を生成する。 - 特許庁

An exchange 101_1 inputs video data 103 sent by a video distributor 102 and sends an ATM cell synchronized to the clock to exchanges 101_2-101_4 by a signal (including light) including a frequency component to be the synchronizing clock source.例文帳に追加

交換機１０１_１は映像配信装置１０２が送出する映像データ１０３を入力してそのクロックに同期したＡＴＭセルを同期用クロックの供給源となる周波数成分を含む信号（光を含む）により交換機１０１_２〜１０１_４に送出する。 - 特許庁

When the FIFO memory 32 is in the steady-state and the increased amount of a data storage amount in an FIFO memory 12 is increased more than a prescribed amount, a command section 132 commands a clock generating section 30 to increase the frequency of a demodulation clock signal.例文帳に追加

ＦＩＦＯメモリ３２が定常状態の場合において、ＦＩＦＯメモリ１２におけるデータ蓄積量の増加分が所定量よりも多くなったとき、指令部１３２は復調用クロック信号の周波数を高くするようクロック生成部３０に指令する。 - 特許庁

Next, synchronism of the decoded signal is discriminated in a first synchronism discriminating process ST12 and when the synchronism is not established, the clock signal having a frequency corresponding to an encoding rate ri+1 is assigned in a first clock signal updating process ST13.例文帳に追加

次に、第１の同期判定工程ＳＴ１２において復号信号の同期判定を行ない、同期が取れていない場合には、第１のクロック信号更新工程ＳＴ１３において符号化率ｒi+1 と対応する周波数を持つクロック信号を割り当てる。 - 特許庁

To provide a clock synchronizing logic circuit for realizing synchronization with a clock signal generated in an oscillation circuit with a single frequency capable of solving or reducing the generation of any EMI noise having a peak with the fundamental frequencies of oscillation as a source.例文帳に追加

単一の周波数の発振回路で生成したクロック信号で同期をとったロジック回路は、発振の基本波周波数を源とするピークを有するＥＭＩノイズが発生するという課題を解決又は軽減するクロック同期型ロジック回路を提供する。 - 特許庁

To provide a wavelength equalizer which is capable of applying high- frequency highlighting to a read signal without increasing inter-symbol interference even if the shortest run length of this read signal is below twice the clock period of a channel clock signal.例文帳に追加

読取信号の最短ランレングスがチャンネルクロック信号におけるクロック周期の２倍以下であっても、符号間干渉を増大させることなく、この読取信号に対して高域強調をかけることができる波形等化器を提供することを目的とする。 - 特許庁

In the wavelength converter 46, a probe light source 52 generates the probe pulse light (wavelength λk) of a clock frequency extracted by the clock extracting circuit 40 and an LD amplifier 50 superimposes the waveform of signal light (λj) from the wavelength converter 32 to the probe pulse light (λk).例文帳に追加

波長変換器４６では、プローブ光源５２が、クロック抽出回路４０により抽出されたクロック周波数のプローブ・パルス光（波長λｋ）を発生し、ＬＤアンプ５０が、波長変換器３２からの信号光（λｊ）の波形をプローブ・パルス光（λｋ）に重ねる。 - 特許庁

To provide a control device for suppressing the increase of power consumption and noise occurrence in any time other than an output time by controlling the input of a high frequency clock signal with respect to a data processing circuit for executing data processing synchronously with an input clock signal.例文帳に追加

入力されたクロック信号に同期してデータ処理を実行するデータ処理回路に対して、高周波クロック信号の入力を制御することにより出力時以外の消費電力及びノイズ発生の増大を抑制する制御装置を提供する。 - 特許庁

A frequency control section C supplies values, obtained by multiplying the results of phase comparison between the timing information data value and the latch count, and phase comparison of predifference between a free running clock output value and the latch count by a weighting factor, as control values to the clock output section.例文帳に追加

周波数制御部Ｃは、タイミング情報データ値とラッチカウント値との位相比較、および自走クロック出力値とラッチカウント値の各前置差分との位相比較の結果に重み係数を乗算した値を制御値としてクロック出力部に供給する。 - 特許庁

The PLL circuit has a voltage control oscillator 14 for generating the feedback clock signal of a frequency corresponding to a control amount, and a differential control circuit 18 for detecting a phase difference between an input signal and the feedback clock signal and outputting the control amount corresponding to the phase difference.例文帳に追加

ＰＬＬ回路は、制御量に応じた周波数の帰還クロック信号を生成する電圧制御発振器１４と、入力信号と帰還クロック信号の位相差を検出して、位相差に応じた制御量を出力する差分制御回路１８とを有する。 - 特許庁

To provide a semiconductor device that can realize high-speed operation and low power consumption by building up a PLL circuit, that employs ring oscillators of a plurality of stages to generate a latch clock signal with a frequency of a plurality of multiple, without multiplying an input clock signal.例文帳に追加

入力クロック信号を逓倍せず、複数段のリングオシレータによって複数倍の周波数のラッチクロック信号を生成するＰＬＬ回路を構築して、高速動作および低消費電力化を実現することができる半導体装置を提供する。 - 特許庁

For example, when the output voltage Vout is low, the divider 5 outputs a clock of a frequency f_0, as it is, and with the increase in the output voltage Vout, it outputs a clock of low frequencies in such a manner as f_0/2, f_0/4, and f_0/8, and so on.例文帳に追加

例えば、出力電圧Ｖｏｕｔが低いときは、分周器５はそのまま周波数ｆ_０のクロックを出力し、出力電圧Ｖｏｕｔが高くなるに従って、ｆ_０／２、ｆ_０／４、ｆ_０／８、・・・というように低周波数のクロックを出力する。 - 特許庁

Besides, the number of synchronizing clocks counted by a counter 106 between the first and second times is calculated and the frequency dividing ratio of a baud generator 105 is controlled to reduce the difference between the calculated number of synchronizing clock signals and the number of synchronizing clock signals.例文帳に追加

また、前記第１、第２の時刻間にカウンタ１０６で計数した同期クロック信号数を算出すると共に、前記算出した同期クロック信号数と同期クロック信号数との差分が小さくなるようにボージェネレータ１０５の分周比を制御する。 - 特許庁

In this signal generation circuit, the selecting operation of the selecting circuit 20 is successively switched by a control circuit 30 so that the cycle of the clock signal can be increased or decreased, and that a frequency-modulated modulation clock signal can be outputted from the output terminal of the delay circuit 10.例文帳に追加

制御回路３０によって選択回路２０の選択動作を順次切り替えることにより遅延回路１０の出力端子からクロック信号の周期が増大又は減少され周波数変調された変調クロック信号を出力させる。 - 特許庁

The delay block of the CIC filter 6 is constituted of a flip-flop 15 with a data enable function, clock signals outputted from an NCO 14 are supplied to the flip-flop 15 on the basis of a system clock clk, thereby making the cut-off frequency changeable.例文帳に追加

ＣＩＣフィルタ６の遅延ブロックをデータイネーブル機能付きのフリップフロップ１５で構成し、システムクロックclkに基づいてＮＣＯ１４より出力されるクロック信号をフリップフロップ１５に供給することで、遮断周波数が変更可能となるように構成する。 - 特許庁

Next, the synchronism of the decoded signal is discriminated in a second synchronism discriminating process ST16 and when the synchronism is not established, the clock signal having the frequency corresponding to an encoding rate ri-1 is assigned in a second clock signal updating process ST17.例文帳に追加

次に、第２の同期判定工程ＳＴ１６において復号信号の同期判定を行ない、同期が取れていない場合には、第２のクロック信号更新工程ＳＴ１７において符号化率ｒi-1 と対応する周波数を持つクロック信号を割り当てる。 - 特許庁

By counting clock (CLK) cycles, since the clock signal exhibits a steady frequency over a PVT applied to the DRAM, a refresh time (tREF) does not vary conforming to the PVT, an internal timer placed on its chip varies directly with these parameters.例文帳に追加

クロック（ＣＬＫ）サイクルをカウントすることにより、クロック信号はＤＲＡＭに与えられるＰＶＴについて安定した周波数を示すのでリフレッシュ時間（ｔREF）はＰＶＴに従って変動せず、チップに配置される内部タイマがこれらのパラメータに直接に従って変動する。 - 特許庁

To provide a solid-state imaging device and the like comprising an ADC circuit for each column capable of reducing power consumption and improving actual operational precision by using a clock to be used for a counter with a clock of low frequency by using the counter having bits less than bits of an output digital signal.例文帳に追加

出力デジタル信号のビット数よりも少ないビット数のカウンタを用いることで、カウンタに用いるクロックを低い周波数のクロックを使用でき、それにより消費電力の低減と実動作の精度向上を実現できるカラム毎のＡＤＣ回路を備える。 - 特許庁

At the start of a timer output instruction, a CPU 25 sets the clock frequency of a pulse generator 33 and presets the clock count number of a hardware counter 35, and also starts outputting a general signal from a general port 25a to an AND circuit 36 at the same time.例文帳に追加

ＣＰＵ２５は、タイマ出力命令起動時に、パルスジェネレータ３３におけるクロック周波数の設定と、ハードカウンタ３５におけるクロックカウント数のプリセットを行い、同時に、汎用ポート２５ａからＡＮＤ回路３６に対する汎用信号の出力を開始する。 - 特許庁

Then, the interrupt handler 42 obtains a threshold from a threshold table 21, compares the count value corresponding to the process after the switching with the threshold, sets a value of an over clock function setting register 12 in accordance with the comparison result, and control a clock frequency of the processor 10.例文帳に追加

そして、割り込みハンドラ４２は、閾値テーブル２２から閾値を取得して、切り替え後プロセスに対応するカウント値と閾値とを比較し、その比較結果に応じてオーバークロック機能設定レジスタ１２の値を設定して、プロセッサ１０のクロック周波数を制御する。 - 特許庁

A phase comparing electric signal 6 according to the phase difference between separated output optical signals 4 and 5 is obtained and the light clock 8 whose frequency and phase are adjusted according to the value of the electric signal 6 is obtained in a light pulse generator 5000 and the light clock 8 is entered in the light gate element 2000.例文帳に追加

分離した出力光信号4,5の位相差に応じた位相比較電気信号6を求め、この電気信号6の値に応じて周波数と位相が調整された光クロック8を光パルス発生器5000で求めて、この光クロック8を光ゲート素子2000に入力する。 - 特許庁

To provide a data inputting-outputting method and data input-output circuits which increase the frequency of a clock system regardless of the skew of the system clock and a data strobe signal and improve a data transfer speed, and to provide a system that adopts a semiconductor memory device provided with the data input-output circuits.例文帳に追加

システムクロックとデータストローブ信号とのスキューに関係なくシステムクロックの周波数を高め、データ伝送速度を向上させるデータ入出力方法及びデータ入出力回路、及びこれを具備する半導体メモリ装置を採用するシステムを提供する。 - 特許庁

The operation clock of the DRAM block 14 is set at a frequency higher than a system clock of the logic circuits 11, 12, and 20-bit output D1, D2 of the logic circuits 11, 12 are serial/parallel-converted to 60-bit data DI, and are written in the DRAM block 14.例文帳に追加

ＤＲＡＭブロック１４の動作クロックは論理回路１１，１２のシステムクロックよりも高い周波数に設定されており、論理回路１１，１２の２０ビット出力Ｄ１，Ｄ２は、６０ビットデータＤＩにシリアル／パラレル変換されてＤＲＡＭブロック１４に書き込まれる。 - 特許庁

If a current communication state is a reception state, and there is a spurious signal within a channel frequency, and reception power is less than a threshold value, a PLL setting change unit 24 increases the jitter of a clock CK, and if otherwise, it sets the jitter of the clock CK to normal.例文帳に追加

ＰＬＬ設定変更部２４は、現在の通信状態が受信状態であり、チャネル周波数内にスプリアスが存在し、受信電力が閾値に満たない場合、クロックＣＫのジッタを増加させ、それ以外の場合、クロックＣＫのジッタを通常設定にする。 - 特許庁

While using either a rising edge of a reference clock or a falling edge thereof, a rate discrimination section 101 discriminates a sampling frequency by counting an interval length from a change point of a digital audio interface signal to the next change point with the number of cycles of the reference clock.例文帳に追加

レート判別部１０１によって、基準クロックの立上りエッジ、または立下りエッジの何れか一方を用いて、デジタルオーディオインターフェース信号の変化点から次の変化点までの区間長を基準クロックのサイクル数で計数して、サンプリング周波数を判別する。 - 特許庁