「junction-type」に関連した英語例文の一覧と使い方(11ページ目) - Weblio英語例文検索

A thermoelectric element is constituted of P-type elements 3 composed of a P-type thermoelectric material, N-type elements 4 composed of an N-type thermoelectric material, two substrates 2 having metallic electrodes 5 which can form P-N junction pairs by joining the elements 3 and 4 to each pair by pair, and so on.例文帳に追加

Ｐ型熱電材料からなるＰ型エレメント３と、Ｎ型熱電材料からなるＮ型エレメント４と、これら異種エレメント３、４を一対ずつ接合してＰＮ接合対を形成可能な金属電極５を有する２枚の基板２等、から構成されている。 - 特許庁

The barrier conductor 8 on the bottom of a plug 11b is in contact with the n^--type semiconductor region 2 and the p^+-type semiconductor region 5 for connection with the p^+-type semiconductor region 5 in ohmic manner, and then Schottky junction is formed between the barrier conductor film and the n^--type semiconductor region 2.例文帳に追加

プラグ部１１ｂの底部のバリア導体膜８は、ｎ^−型半導体領域２とｐ^＋型半導体領域５の両者に接し、ｐ^＋型半導体領域５とオーミック接続するが、ｎ^−型半導体領域２との間にショットキ接合が形成されている。 - 特許庁

A thermoelectric element comprises P type elements 3 made of a P type thermoelectric material, N type elements 4 made of an N type thermoelectric material, and two substrates 2 having metal electrodes 5 which can form pairs of PN junction by bonding these different kinds of element 3, 4 in pair.例文帳に追加

Ｐ型熱電材料からなるＰ型エレメント３と、Ｎ型熱電材料からなるＮ型エレメント４と、これら異種エレメント３、４を一対ずつ接合してＰＮ接合対を形成可能な金属電極５を有する２枚の基板２等、から構成されている。 - 特許庁

A plurality of field effect transistors 223 are formed on a P type shallow well region 212, and a shallow element isolation region 214 on the P type shallow well region 223 has the depth which is more shallow than that of the junction between an N type deep well region 227 and the P type shallow well region 212.例文帳に追加

複数の電界効果トランジスタ２２３がＰ型の浅いウェル領域２１２上に形成され、かつ、Ｐ型の浅いウェル領域２２３上の浅い素子分離領域２１４が、Ｎ型の深いウェル領域２２７とＰ型の浅いウェル領域２１２との接合の深さよりも浅い深さを有する。 - 特許庁

In this PN-type electron beam detector 100, a PN junction is composed of a P+-type diffusion layer 102 formed on the front face (on the lower side in Figure) of an N--type semiconductor substrate 101, while the rear face of the N--type semiconductor substrate 101 is an incident surface of the electron beam or the reflected electrons.例文帳に追加

Ｎ^-型半導体基板１０１の表面（図１中、下側）に形成されたＰ^+型拡散層１０２にてＰＮ型電子線検出器１００のＰＮ接合が構成され、Ｎ^-型半導体基板１０１の裏面が電子線又は反射電子の入射面となる。 - 特許庁

After van SiO2 film containing N-type impurity P is formed on the surface of a P-type silicon substrate 14, the P-type silicon substrate 14 is heated so that the P in the SiO2 film is diffused in the surface layer of the P-type silicon substrate 14 without generating PN junction.例文帳に追加

Ｐ型シリコン基板14の表面に、Ｎ型不純物Ｐを含んだＳｉＯ_２膜を形成した後、Ｐ型シリコン基板14を加熱して、上記ＳｉＯ_２膜中のＰを、ＰＮ接合を生成することなく、Ｐ型シリコン基板14の表面層中に拡散させる。 - 特許庁

The N-type impurity diffusion layer 13 and the P-type impurity diffusion layer 14 are placed in parallel with a substrate face of a semiconductor substrate 11 as two layers, and a PN junction comprising the N-type impurity diffusion layer 13 and the P-type impurity diffusion layer 14 forms a diode structure.例文帳に追加

Ｎ型不純物拡散層１３及びＰ型不純物拡散層１４は半導体基板１１の基板面に対して平行となるように２層に設けられ、該Ｎ型不純物拡散層１３及びＰ型不純物拡散層１４とのＰＮ接合によるダイオード構造が形成される。 - 特許庁

A P-type semiconductor layer 30 added a prescribed impurity is provided in a prescribed region of the surface 20a side opposite to the Si substrate 10 of the N^--type Si substrate 20, and a photodiode 1 having a PN junction by the N^--type Si substrate 20 and the P-type semiconductor layer 30 is constituted.例文帳に追加

また、Ｎ^−型Ｓｉ基板２０のＳｉ基板１０とは反対側の面２０ａ側の所定領域に、所定の不純物が添加されたＰ型半導体層３０を設けて、Ｎ^−型Ｓｉ基板２０とＰ型半導体層３０とによるＰＮ接合を有するフォトダイオード１を構成する。 - 特許庁

A thermoelectric element 1 is equipped with P-type elements 3 formed of P-type thermoelectric semiconductor material, N-type elements 4 formed of N-type thermoelectric semiconductor material, and boards 2B and 2A provided with metal electrodes 5 which are capable of forming PN junction pairs by joining pairs of the dissimilar elements 3 and 4 together.例文帳に追加

Ｐ型熱電半導体材料からなるＰ型エレメント３と、Ｎ型熱電半導体材料からなるＮ型エレメント４と、これらＰ型及びＮ型の異種エレメント３、４を一対ずつ接合してＰＮ接合対を形成可能な金属電極５を有する基板２Ｂ、２Ａを備えた熱電素子１である。 - 特許庁

The waveguide type semiconductor optical device 20 is a waveguide type semiconductor optical device with the pin type junction structure comprising n-type cladding layers 2, 3, an i-type absorption layer 4 and p-type cladding layer 6 formed on a semi-insulating substrate 1 wherein an impurity concentration in the i-type absorption layer is 10^16 cm^-3 or less.例文帳に追加

導波路型半導体光デバイス２０は、半絶縁性基板１上に、ｎ型クラッド層２、３、ｉ型吸収層４及びｐ型クラッド層６とからなるｐｉｎ型接合構造を形成した導波路型半導体光デバイスであって、前記ｉ型吸収層における不純物濃度が１０^１６ｃｍ^−３以下である。 - 特許庁

The rectifying region 13 of a first conductivity type is surrounded with an inverse rejection groove 26, the inverse rejection region 33b of a second conductivity type is arranged within the inverse rejection groove 26, an ohmic junction is formed with a source diffusing region 19, and a common electrode film 42 to form a Schottky junction with the rectifying region 13 is then formed.例文帳に追加

第一導電型の整流領域１３を逆阻止溝２６で取り囲み、逆阻止溝２６の内部に第二導電型の逆阻止領域３３ｂを配置し、ソース拡散領域１９とオーミック接合を形成し、整流領域１３とショットキー接合を形成する共通電極膜４２を形成する。 - 特許庁

A junction of an output of a first current mirror circuit of a current source type and an output of a second current mirror circuit of a current sink type is an output terminal Out2 of the voltage-current conversion circuit and a current proportional to the first constant current Ib1 is applied to the junction, so that an input offset voltage having no temperature characteristics can be implemented.例文帳に追加

また、電流吐き出し型の第１のカレントミラー回路の出力と、電流吸い込み型の第２のカレントミラー回路の出力との接続点を電圧電流変換回路の出力端子Ｏｕｔ２とし、この接続点に第１の定電流Ｉｂ１に比例した電流を加える構成により、温度特性のない入力オフセット電圧も実現することができる。 - 特許庁

The semiconductor device includes a normally-on hetero junction field effect transistor 100 having high withstand voltage; and a hetero junction field effect transistor 100 operating equally to that of a normally-off type, by forming a normally-off insulating gate type field effect transistor 200 into monolithic and connecting them in cascode.例文帳に追加

高耐圧を有するノーマリオン型のヘテロ接合電界効果トランジスタ１００とノーマリオフ型の絶縁ゲート型電界効果トランジスタ２００をモノリシックに形成し、それらをカスコード接続することによって、ノーマリオフ型と同等の動作をするヘテロ接合電界効果トランジスタ１００を備えた構成とする。 - 特許庁

To provide a method of manufacturing a photoelectric conversion device capable of improving electric power generation characteristics of a solar cell having a hetero junction cell composed of a p-type crystal Ge (substrate), an i-type amorphous silicon semiconductor layer, and an n-type amorphous silicon semiconductor layer.例文帳に追加

ｐ型結晶Ｇｅ（基板）／ｉ型非晶質シリコン半導体層／ｎ型非晶質シリコン半導体層からなるヘテロ接合セルを有する太陽電池の発電特性を向上させることのできる光電変換装置の製造方法を提供することを目的とする。 - 特許庁

The III-nitride LED is formed with n-type top structure 64, 66 and p-type bottom structure 54 by the degenerate junction part 72 and conductive electrodes 68, 70 formed on the III-nitride LED are both n-type.例文帳に追加

縮退接合部７２によって、III族窒化物発光ダイオードは、ｎ型頂部構造６４、６６およびｐ型底部構造５４を備えて形成され、III族窒化物発光ダイオードに形成される伝導性電極６８、７０は両方ともｎ型である。 - 特許庁

To provide a solar cell having superior photoelectric conversion efficiency equipped with a bulk-heterojunction type organic thin film, having a pn junction interface of nanometer order which can be easily formed, regardless of the combination of a p-type material and an n-type material.例文帳に追加

ｐ型材料とｎ型材料の組み合わせにかかわらず容易に形成することができる、ナノメートルオーダーのｐｎ接合界面を有するバルクヘテロ接合型の有機薄膜を備える光電変換効率に優れた太陽電池を提供すること。 - 特許庁

Then a junction type FET is constituted by providing a source electrode/drain electrode 7 in ohmic contact with the pair of first conductivity type contact layers 6 respectively and a gate electrode 8 in ohmic contact with the second conductivity type contact layer 2.例文帳に追加

そして、一対の第一導電型コンタクト層６のそれぞれにオーミックコンタクトしてソース電極／ドレイン電極７が、また、第二導電型コンタクト層２にオーミックコンタクトしてゲート電極８がそれぞれ設けられることにより、接合型ＦＥＴが構成されている。 - 特許庁

On a substrate 101, an AIN buffer layer 102, an undoped GaN layer 103, an undoped AlGaN layer 104, a p-type GaN layer 105 and a high concentration p-type GaN layer 106 are formed sequentially, and a gate electrode 111 has an ohmic junction to the high concentration p-type GaN layer 106.例文帳に追加

基板１０１上にＡｌＮバッファ層１０２、アンドープＧａＮ層１０３、アンドープＡｌＧａＮ層１０４、ｐ型ＧａＮ層１０５、高濃度ｐ型ＧａＮ層１０６が順に形成され、ゲート電極１１１が高濃度ｐ型ＧａＮ層１０６とオーミック接合する。 - 特許庁

According to this structure, a depletion layer at the PN junction between the p-type deep layer 10 and an n^--type drift layer 2 is significantly extended to the side of the n^--type drift layer 2 and thereby a high voltage caused by a drain voltage is hardly input into a gate oxide film 8.例文帳に追加

このような構造によれば、ｐ型ディープ層１０とｎ^-型ドリフト層２とのＰＮ接合部での空乏層がｎ^-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜８に入り込み難くなる。 - 特許庁

The effective VBM 141 of the active layer 14 is formed at an energy level higher than the VBM 131 of a Be_0.3Zn_0.7Se_0.2Te_0.8 mixed crystal configuring the p-type clad layer 13, and a junction between the active layer 14 and the p-type clad layer 13 is formed in a type I structure.例文帳に追加

活性層１４の実効的なＶＢＭ１４１が、ｐ型クラッド層１３を構成するＢｅ_0.3 Ｚｎ_0.7 Ｓｅ_0.2 Ｔｅ_0.8 混晶のＶＢＭ１３１よりも高いエネルギー準位に形成され、活性層１４とｐ型クラッド層１３との接合がタイプＩ構造になっている。 - 特許庁

This causes a depletion layer at a PN junction between p^+-type deep layer 9 and an n^-type drift layer 2 to greatly extend toward the n^-type drift layer 2, which makes it difficult for a high voltage generated as a result of the effect of a drain voltage to enter a gate oxide film 6.例文帳に追加

これにより、ｐ^+型ディープ層９とｎ^-型ドリフト層２とのＰＮ接合部での空乏層がｎ^-型ドリフト層２側に大きく伸びることになり、ドレイン電圧の影響による高電圧がゲート酸化膜６に入り込み難くなる。 - 特許庁

The junction gate field effect transistor comprises n-type source impurity region 3 and drain impurity region 4 connected with the opposite sides of an n-type channel forming impurity region 2, and p-type gate impurity region 6 and gate electrode 9 formed in the surface side region in the channel forming impurity region 2.例文帳に追加

たとえばｎ型のチャネル形成不純物領域２の一方と他方に接続したｎ型のソース不純物領域３とドレイン不純物領域４、チャネル形成不純物領域２内の表面側領域に形成されたｐ型のゲート不純物領域６およびゲート電極９を有する。 - 特許庁

Interval of the P+ type silicon regions 15 is set such that a substantially integrated depletion layer is formed by a PN junction which is formed between the N type silicon region 12 and the P+ type silicon region 15 upon application of a reverse voltage.例文帳に追加

ここで、Ｐ^＋形シリコン領域１５同士の間隔は、逆方向電圧の印加時にＮ形シリコン領域１２とＰ^＋形シリコン領域１５との間に形成されるＰＮ接合により、実質的に一体化した空乏層が形成されるように構成されている。 - 特許庁

A current is supplied to the nanotube 1 between the second electrode 4 and the electrode 6 to heat the nanotube, so that adsorbed oxygens are desorpted from the nanotube to convert that heated region of the nanotube to an n type and to form a pn junction between the n type region and the not-conducted p type region 1 (Figure (c)).例文帳に追加

第２の電極４と通電加熱用電極６との間のｐ型カーボンナノチューブ１に通電して加熱し、吸着されていた酸素を脱着させ、この領域のカーボンナノチューブをｎ型化し、通電されずｐ型のままの領域１との間にｐｎ接合を形成する（図１（ｃ））。 - 特許庁

After that, a mesa groove 8 is formed by etching the P-type semiconductor layer 3, a PN junction JC, the N-type semiconductor layer 2 and a partial thickness of the semiconductor substrate 1 so that a width of the mesa groove grows from a surface of the P-type semiconductor layer 3 toward the semiconductor substrate 1.例文帳に追加

その後、Ｐ型半導体層３の表面から、ＰＮ接合部ＪＣ、Ｎ−型半導体層２、半導体基板１の厚さ方向の途中にかけてエッチングし、半導体基板１に近づくに従って幅が大きくなるメサ溝８を形成する。 - 特許庁

In a junction structure, P+type base regions 3 located on the both sides of a trench 5 are positioned at the lower part than the lowest position of an oxide film 8, and an N-type channel layer 6 is pinched between the two P+type base regions 3 from the both sides on the bottom of the trench 5.例文帳に追加

トレンチ５の両側に位置するＰ＋型ベース領域３を酸化膜８の最下方位置よりも下方に位置させ、トレンチ５の底面においてＮ−型チャネル層６を２つのＰ＋型ベース領域３で両側から挟みこんだジャンクション構造とする。 - 特許庁

Between a punch-through stopper layer 7 and an n-type semiconductor region 2D forming a drain of a memory cell MC, an n- type semiconductor region 8 whose impurity concentration is substantially lower than the n-type semiconductor region 2D is provided, to relax the electric field at a junction of the punch-through stopper layer 7.例文帳に追加

メモリセルＭＣのドレインを形成するｎ型半導体領域２Ｄとパンチスルーストッパ層７との間に、ｎ型半導体領域２Ｄより実質的に不純物濃度の低いｎ^-型半導体領域８を設けることにより、パンチスルーストッパ層７の接合部の電界を緩和させる。 - 特許庁

An n^- type doped GaN diode of >1 μm thickness is arranged on the n^+ type doped GaN diode, patterned into a plurality of thin and long fingers, a metal layer is arranged on n^- type doped GaN layer, and a Schottky junction is formed in between them.例文帳に追加

１μｍを超える厚さを有するｎ−型ドープしたＧａＮダイオードを、複数の細長形の指にパターン化した前記ｎ＋型ドープＧａＮダイオード上に配設し、金属層をｎ−型ドープＧａＮ層上に配設し、それとの間にショットキー接合を形成する。 - 特許庁

That is, since the pn junction interface of a p-type semiconductor crystal layer 103 and the first non p-type layer 104 is raised higher than the other part under a gate electrode G, the thickness of the first non p-type layer 104 is thinner than the other part under the gate electrode G.例文帳に追加

即ち、ｐ型半導体結晶層１０３と第１非ｐ型層１０４とのｐｎ接合界面がゲート電極Ｇの下において他の部位よりも高く盛り上がっているために、第１非ｐ型層１０４の膜厚はゲート電極Ｇの下では他の部位よりも薄くなっている。 - 特許庁

The CCD solid-state imaging module includes: a CCD area sensor including an n-type substrate and a p-well formed to the n-type substrate; and an overcurrent prevention means for preventing a forward bias from being applied to a junction between the n-type substrate and the p-well.例文帳に追加

ＣＣＤ固体撮像モジュールは、ｎ型基板と前記ｎ型基板に形成されるｐウェルとを有するＣＣＤエリアセンサと、前記ｎ型基板と前記ｐウェルとの間の接合に順バイアスが印加されることを防止する過電流防止手段とを有する。 - 特許庁

The outermost circumferential p+ type well region 21a in a plurality of p+ type well regions 21 has a region of deeper junction than those located closer to the cell region side than the outermost circumferential p+ type well region 21a.例文帳に追加

複数のｐ^+型ウェル領域２１のうち最外周に位置する最外周ｐ^+型ウェル領域２１ａが、複数のｐ^+型ウェル領域２１のうち該最外周ｐ^+型ウェル領域２１ａよりもセル領域側に位置するものよりも接合深さが深く形成されている領域を有しているようにする。 - 特許庁

This mesa-type semiconductor device has a thermal oxide film 16, that protects a pn junction surface, an n-type silicon layer 13, a p-type Si film 12 that is laminated and formed on the n-type silicon layer, and a p-type SiGe film 11 that is laminated and formed on the p-type Si film.例文帳に追加

ｐｎ接合面を保護するための熱酸化膜16を有するメサ型の半導体素子であって、ｎ型シリコン層13と、このｎ型シリコン層上に積層形成されたｐ型Ｓｉ膜12と、このｐ型Ｓｉ膜の上に積層形成されたｐ型ＳｉＧｅ膜11とを具備し、ｐ型ＳｉＧｅ膜11はｐ型Ｓｉ膜12によってｎ型シリコン層13から隔てられている。 - 特許庁

A semiconductor apparatus includes: an n+ type semiconductor substrate 1; an n- type drift region 2 formed on the upper surface of the n+ type semiconductor substrate 1; an anode electrode 3 formed on the upper surface of the n- type drift region 2 and forming a Schottky junction A with the n- type drift region 2; and a cathode electrode 4 electrically connected to the n+ type semiconductor substrate 1.例文帳に追加

半導体装置は、ｎ＋型半導体基板１と、ｎ＋型半導体基板１の上面上に設けられたｎ−型ドリフト領域２と、ｎ−型ドリフト領域２の上面上に設けられ、ｎ−型ドリフト領域２とショットキー接合Ａを形成するアノード電極３と、ｎ＋型半導体基板１に電気的に接続されたカソード電極４とを備える。 - 特許庁

A Schottky electrode 53 is formed in an exposure range on a top surface side including side surfaces 6 of the grooves 2 to form a Schottky junction J2 with the n-type semiconductor region 30.例文帳に追加

ショットキー電極５３は、溝２の側面６を含む表面側の露出範囲に形成されてn型半導体領域３０にショットキー接合Ｊ２している。 - 特許庁

The gate electrode of the Schottky junction gate type field-effect transistor and an ohmic electrode in the source-drain region are formed simultaneously using the same metal.例文帳に追加

ショットキー接合ゲート型の電界効果トランジスタのゲート電極とソース・ドレイン領域のオーミック電極とが同一金属で同時に形成される。 - 特許庁

The nitride semiconductor light-emitting diode element 10 includes a nitride semiconductor layer 12 having a bottom face and an upper surface and including a pn-junction-type light-emitting element structure.例文帳に追加

窒化物半導体発光ダイオード素子１０は、底面および上面を有し、ｐｎ接合型の発光素子構造を備えた、窒化物半導体層１２を含む。 - 特許庁

To obtain a diode-type ultraviolet sensor which has a laminate structure for forming hetero junction, has no directivity, does not need an extraction electrode and further has flat spectral wavelength sensitivity characteristics over a wide wavelength range.例文帳に追加

ヘテロ接合を形成する積層構造を有するダイオード型の紫外線センサであって、方向性がなく、かつ引き出し電極が必要ではなく、さらに、広い波長範囲にわたって、分光波長感度特性がフラットなものを得る。 - 特許庁

To contrive to set optimal conditions considering a barrier height of a Schottky metal and practice a device in a vertical-type MOS field-effect transistor comprising a Schottky junction on its reverse face.例文帳に追加

裏面にショットキー接合を備えた縦型ＭＯＳ電界効果トランジスターにおいて、ショットキー金属のバリア高さを考慮した最適条件の設定と、デバイスの実用化を図る。 - 特許庁

In this bipolar junction transistor, an epitaxial silicon carbide passivation layer 350 of the first conductivity type is provided on at least a portion of the epitaxial silicon carbide base layer 320 outside the silicon carbide emitter mesa.例文帳に追加

本発明に係るバイポーラ接合トランジスタでは、第１の導電型のエピタキシャル炭化ケイ素保護層が、炭化ケイ素エミッタメサの外側にあるエピタキシャル炭化ケイ素ベース層の少なくとも一部に設けられる。 - 特許庁

An insulating region 35 is positioned outside a silicon single crystal region (P-type silicon single crystal region 15) located at an end of the super junction structure 13.例文帳に追加

絶縁領域３５は、スーパージャンクション構造１３の終端にあるシリコン単結晶領域（Ｐ^-型シリコン単結晶領域１５）の外側に位置している。 - 特許庁

To provide a pn junction diode type gas sensor capable of detecting concentration of a detection object gas containing a hydrogen atom such as H_2, NH_3, H_2S and hydrocarbon.例文帳に追加

出力が安定しており、且つ感度が高く、Ｈ_2、ＮＨ_3、Ｈ_2Ｓ及び炭化水素等の水素原子を有する被検ガスの濃度を検出することができるｐｎ接合ダイオード型のガスセンサを提供する。 - 特許庁

The aspect ratio of the trench 2 is greater than 1 and a pn junction of the n^+-silicon substrate 1 and the p-type silicon layer 3 is present inside the trench 2.例文帳に追加

トレンチ２はアスペクト比が「１」より大きく、トレンチ２の内面においてＮ^＋シリコン基板１とＰ型シリコン層３とのＰＮ接合を有している。 - 特許庁

By forming the conductive carbon nanotube array 33 in the p-type semiconductor layer 34, the surface area of p-n junction can be maximized.例文帳に追加

ｐ型半導体層３４の内部に伝導性炭素ナノチューブ配列体３３を設けることによって、ｐ−ｎ接合の表面積を最大化することができる。 - 特許庁

The regions of the first principal surface 1a and the second principal surface 1b of the n^--type semiconductor substrate 1 which are opposed to the pn junction are optically exposed.例文帳に追加

ｎ^−型半導体基板１の第１主面１ａ及び第２主面１ｂにおけるｐｎ接合に対向する領域は、光学的に露出している。 - 特許庁

To provide the device structure of a p-n junction guard-type Schottky diode, in which the interval between the guard ring and a Schottky barrier can be controlled accurately, and to provide its manufacturing method.例文帳に追加

ガード・リングとショットキー・バリヤとの間隔を正確に制御することができるｐ‐ｎ接合ガード型ショットキー・ダイオードのデバイス構造およびそれを製造するための方法を提供する。 - 特許庁