「source drain」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

At least either of a contact region with the source lead electrode in the source region or a contact region with the drain lead electrode in the drain region is covered with a conductive light shielding film piece (501 or 502).例文帳に追加

ソース領域におけるソース引き出し電極とのコンタクト領域及びドレイン領域におけるドレイン引き出し電極とのコンタクト領域のうち少なくとも一方は、導電性の遮光膜片（５０１、５０２）で覆われている。 - 特許庁

Transverse diffusion of dopants from the embedded source/drain into a channel under the floating gate 26 promotes an electron tunnel during erasing and writing operation, and a slanted junction of the embedded source/drain reduces tunnel leakage between bands.例文帳に追加

ドーパントの埋込ソース／ドレインから浮遊ゲートの下のチャネル中への横方向の拡散は、消去及び書き込み動作中の、電子のトンネルを促進し、埋込ソース／ドレインの傾斜のある接合は、バンド間のトンネル漏れを低下させる。 - 特許庁

One embodiment of the present invention is a semiconductor device provided with a source region and a drain region formed on a silicon substrate 1 and a gate region formed between the source region and the drain region through a gate insulating film 3.例文帳に追加

本発明の１実施形態は、シリコン基板１上に形成されるソース領域及びドレイン領域と、ソース領域とドレイン領域との間にゲート絶縁膜３を介して形成されるゲート領域とを備える半導体装置である。 - 特許庁

First conductivity source region and drain region are formed on the element separating region, and a channel region is formed on the second conductivity shallow, well region between the source region and the drain region.例文帳に追加

この上に、素子分離領域上に第１導電型のソース領域およびドレイン領域、上記ソース領域および上記ドレイン領域との間であって、上記第２導電型の浅いウェル領域上にチャネル領域を形成する。 - 特許庁

The channels between the source side end of the quantum wire channel 12 and the source 16, and between the drain side end and the drain 17 are composed of channels composed of quantum well layers 23 of widening sections 22 widened as compared with the width dimension of the quantum wire 12.例文帳に追加

この量子細線チャネル12のソース側端とソース16の間、及びドレイン側端とドレイン17の間のチャネル部分を、量子細線12の幅寸法に比して拡幅した拡幅部22の量子井戸層23によるチャネルで構成する。 - 特許庁

An integrated circuit 100 comprises a transistor device 104 having at least one interleaved finger having a substrate region, a source, a drain, and a gate region formed over a channel region disposed between the source and a drain regions.例文帳に追加

集積回路は、基板領域、ソース、ドレイン、およびソース領域とドレイン領域の間に配設されたチャネル領域上に形成されたゲート領域を有する少なくとも１つのインターリーブされたフィンガーを有するトランジスタ・デバイスを含む。 - 特許庁

Each MOS structure includes a source region connected to the first wiring, a drain region connected to second wiring, and a gate electrode facing the well region between the source region and the drain region via an insulating film.例文帳に追加

各ＭＯＳ構造は、第１配線に接続されているソース領域と、第２配線に接続されているドレイン領域と、ソース領域とドレイン領域の間のウェル領域に絶縁膜を介して対向しているゲート電極を備えている。 - 特許庁

In this way, since a gap is planarized between the surface of the source electrode 3 and the surface of the drain electrode 4, corners formed due to crossing of channel side surfaces of the source and drain electrodes 3, 4 and each of top surfaces can be eliminated.例文帳に追加

これにより、ソース電極３の表面とドレイン電極４の表面との間が平坦化されるので、ソース電極３及びドレイン電極４のチャネル側側面と各上面とが交わる角部を無くすことができる。 - 特許庁

A secondary interlayer dielectric film 60 overlies the upper layer sides of the source-drain electrodes 20 and 40, on which an ITO layer 41 is electrically connected with the source-drain electrode 40 through a contact hole 61 on the secondary interlayer dielectric film 60.例文帳に追加

ソース・ドレイン電極２０、４０の上層側には第２層間絶縁膜６０が形成され、ＩＴＯ層４１は、第２層間絶縁膜６０のコンタクトホール６１を介してソース・ドレイン電極４０に電気的に接続している。 - 特許庁

Then, a boosting part (diode connection transistor DT) boosting voltage of the source or the drain from common voltage (ground voltage) is connected to a source or a drain opposite to an output side of the storage data of the amplifier transistor AT.例文帳に追加

そして、アンプトランジスタＡＴの記憶データの出力側と反対側のソースまたはドレインに、当該ソースまたはドレインの電圧を共通電圧（接地電圧）から上げる昇圧部（ダイオード接続トランジスタＤＴ）が接続されている。 - 特許庁

A collector/drain electrode electrically connected with both collector region 203 and the drain region 213, and an emitter/source electrode electrically connected with both base region and emitter/source region 206, are provided.例文帳に追加

コレクタ領域２０３及びドレイン領域２１３の両方に電気的に接続されたコレクタ／ドレイン電極と、ベース領域及びエミッタ／ソース領域２０６の両方に電気的に接続されたエミッタ／ソース電極とが設けられている。 - 特許庁

The semiconductor layer includes a plurality of carbon nanotubes, and both ends of one part of the carbon nanotubes are continuously connected to the source electrode and the drain electrode, and are electrically connected to the source electrode and the drain electrode respectively.例文帳に追加

前記半導体層が複数のカーボンナノチューブを含み、一部のカーボンナノチューブの両端がそれぞれ、前記ソース電極及び前記ドレイン電極に連接され、それぞれ、該ソース電極及び該ドレイン電極に電気的に接続される。 - 特許庁

The quaternary information is read by both reading with the diffusion region N21 as a source while the diffusion region N12 as a drain and reading with the diffusion region N21 as a drain while the diffusion region N12 as a source.例文帳に追加

したがって、拡散領域Ｎ_21をソースとし且つ拡散領域Ｎ_12をドレインとした読み出しと、拡散領域Ｎ_21をドレインとし且つ拡散領域Ｎ_12をソースとした読み出しとを行うことにより、４値化情報が読み出される。 - 特許庁

The column data lines are each produced in the interval between two successive columns of pixels, by knitting by means of points of contact ct1, ct2 between the source-drain metal level and the gate metal level, producing the source-drain electrodes and gates, respectively, of transistors.例文帳に追加

列データ線は、それぞれ、ソース−ドレイン金属レベルとゲート金属レベルとの間の接触ポイントｃｔ１、ｃｔ２によって２つの画素列の間の隙間に作製され、トランジスタのソース−ドレイン電極およびゲートをそれぞれ作る。 - 特許庁

To provide a flash memory element effective in suppression of generation of an interference phenomenon in a partial selective transistor region of a substrate of a Source Select Line SSL and Drain Select Line DSL, and to provide its manufacturing method.例文帳に追加

ソース選択ライン(Source Select Line; SSL)とドレイン選択ライン(Drain Select Line; DSL)の形成領域である半導体基板の一部の選択トランジスタ領域にて干渉現象の発生の抑制に有効なフラッシュメモリ素子とこの製造方法を提供する。 - 特許庁

To provide a semiconductor device having electrically symmetric properties with regard to connection exchange for a source and a drain of each MOS transistor when mounting MOS transistors on a single substrate, each having a plurality of threshold voltages and a symmetrical structure with respect to its source and drain.例文帳に追加

複数のしきい値電圧をもつソース・ドレインが対称構造であるMOSトランジスタを同一基板上に搭載するとき、各MOSトランジスタのソース・ドレインの接続入れ替えに対して電気的に対称な特性を提供することにある。 - 特許庁

A gate of a selection transistor STR is connected to a write word line WWL, one side of source/drain is connected to a write bit line WBL, and the other side of source/drain is connected to a gate of the ferroelectric transistor.例文帳に追加

選択トランジスタＳＴＲは、書き込みワード線ＷＷＬにゲートが接続され、書き込みビット線ＷＢＬにソース／ドレインの一方が接続され、強誘電体トランジスタのゲートにソース／ドレインの他方が接続されている。 - 特許庁

In a gate electrode 12 and an upper portion of a source drain region 15 of an NMOS transistor, and a gate electrode 22 and a source drain region 25 of a PMOS transistor, Ni silicide films 12s, 15s, 22s and 25s are formed by self-alignment, respectively.例文帳に追加

ＮＭＯＳトランジスタのゲート電極１２並びにソース・ドレイン領域１５の上部、およびＰＭＯＳトランジスタのゲート電極２２並びにソース・ドレイン領域２５には、それぞれＮｉシリサイド膜１２ｓ，１５ｓ，２２ｓ，２５ｓが自己整合的に形成されている。 - 特許庁

When a hybrid structure of a silicide type transistor and a non-silicide type transistor is formed, a PSD process (a process of forming P type source and drain regions) is performed first and then an NSD process (a process of forming N type source and drain regions) is carried out.例文帳に追加

シリサイド型トランジスタおよびノンシリサイド型トランジスタの混載構造を作るにあたり、まず、ＰＳＤ工程（Ｐ型ソース・ドレイン領域を形成する工程）を行い、その後に、ＮＳＤ工程（Ｎ型ソース・ドレインを形成する工程）を行う。 - 特許庁

A first plug connected to the first source-drain diffusion layer and constituted of polycrystalline silicon and a second plug connected to the second source-drain diffusion layer and constituted of a metallic material are provided between the first gate structures.例文帳に追加

第１ゲート構造間に第１ソース・ドレイン拡散層と接続され、多結晶多結晶シリコンにより構成された第１のプラグと、第２ソース・ドレイン拡散層と接続され、金属材料により構成された第２プラグが配設される。 - 特許庁

Embedded conductive portions 87, 89 for the source and drain formed at a contact hole of source and drain regions of the transistor QN are formed simultaneously, when a local interconnection layer of the memory cell is formed, and have rectangular planes.例文帳に追加

トランジスタＱＮのソース／ドレイン領域のコンタクト孔に形成されているソース／ドレイン用埋込導電部８７，８９は、メモリセルのローカルインターコネクション層形成時に同時に形成されたものであり、長方形状の平面を有する。 - 特許庁

The p channel MIS transistor 12 includes a second gate electrode 14B, a p-type source-drain region 16f, and a second plasma reaction film 18 that covers the upper surface of the p-type source-drain region 16f and the second gate electrode 14B.例文帳に追加

ｐチャネルＭＩＳトランジスタ１２は、第２のゲート電極１４Ｂと、ｐ型ソースドレイン領域１６ｆと、第２のゲート電極１４Ｂ及びｐ型ソースドレイン領域１６ｆの上面を覆う第２のプラズマ反応膜１８とを有している。 - 特許庁

While the concentrations and depths of the source- and drain-side offset diffusion layers 4d and 4s of a high-breakdown voltage MOS transistor are made equal to each other, the size of the source-side offset diffusion layer 4s is made larger than that of the drain-side offset diffusion layer 4d.例文帳に追加

オフセット拡散層４ｄ、４ｓの濃度及び深さはソース側とドレイン側では同じであるが、そのサイズは、ソース側のオフセット拡散層４ｓではドレイン側のオフセット拡散層４ｄに比べて大きく設定される。 - 特許庁

A FET 1 is provided to a semiconductor substrate 2 and comprises a source (source region) 4, a drain (drain region) 5, a first gate (first gate electrode) 6a and a second gate (second gate electrode) 6b separated from each other.例文帳に追加

ＦＥＴ１は、半導体基板２に設けられており、ソース（ソース領域）４と、ドレイン（ドレイン領域）５と、互いに独立した第１のゲート（第１のゲート電極）６ａおよび第２のゲート（第２のゲート電極）６ｂとを有している。 - 特許庁

For example, the FETs may have: channel regions in the first regions of the SOI substrate; source regions and drain regions in the second regions of the SOI substrate; and source/drain extension regions in the third regions of the SOI substrate.例文帳に追加

例えば、ＦＥＴは、ＳＯＩ基板の第１の領域中のチャネル領域、ＳＯＩ基板の第２の領域中のソース領域およびドレイン領域、ならびにＳＯＩ基板の第３の領域中のソース／ドレイン拡張領域を含み得る。 - 特許庁

The metal wires are electrically connected to the source region and the drain region, and when the drain region is connected to the metal wire 7 of the third layer, the source region is connected to the metal wire 6 of the second layer and the metal wire 5 of the first layer.例文帳に追加

メタル配線は、ソース領域及びドレイン領域に電気的に接続され、ドレイン領域を第３層メタル配線７に接続する場合、ソース領域を第２層メタル配線６及び第１層メタル配線５に接続する。 - 特許庁

A source of an NMOS transistor 1 is connected to ground, its drain is connected to a source of a high withstanding voltage NMOS transistor 4 via an inductor 5, and a drain of the high withstanding voltage NMOS transistor 4 is connected to a power supply line Vdd via an inductor 3.例文帳に追加

ＮＭＯＳトランジスタ１のソースは接地され、ドレインはインダクタ５を介して高耐圧ＮＭＯＳトランジスタ４のソースに接続され、高耐圧ＮＭＯＳトランジスタ４のドレインはインダクタ３を介して電源ラインＶｄｄに接続される。 - 特許庁

The source electrode 7 and the drain electrode 8 are formed of copper and a barrier metal layer 9 is provided only in a region on the lower surface of the source electrode 7 and the drain electrode 8 located above the upper surface of the ohmic contact layers 6.例文帳に追加

そして、ソース電極７およびドレイン電極８が銅で形成され、これらソース電極７、ドレイン電極８の下面のうち、各オーミックコンタクト層６の上面上に位置する領域にのみバリアメタル層９が設けられている。 - 特許庁

As a result, the current is prevented from concentrating on the specific source bump electrode 6a or drain bump electrode 6b so that the source bump electrodes 6a and the drain bump electrodes 6b are prevented from being damaged by the concentrated current.例文帳に追加

その結果、特定のソースバンプ電極６ａ、ドレインバンプ電極６ｂへの電流集中を防止することができるため、電流集中によるソースバンプ電極６ａ、ドレインバンプ電極６ｂの破損を防止することができる。 - 特許庁

Schottky electrodes 30 are formed adjacent to gate electrodes 28 in the direction perpendicular to the facing direction of a source electrode 24 and a drain electrode 26, in the region in which the source electrode 24 and the drain electrode 26 are faced.例文帳に追加

ショットキー電極３０が、ソース電極２４とドレイン電極２６とが対向する領域の、ソース電極２４とドレイン電極２６とが対向する方向と略直交する方向にゲート電極２８と並んで形成されている。 - 特許庁

To form a source region, drain region and selective oxide film of a MOSFET in a self-aligned manner, and at the same time to perform drive diffusion for forming the source region and the drain region of a MOSFET and the base region of an npn transistor.例文帳に追加

ＭＯＳＦＥＴのソース領域、ドレイン領域および選択酸化膜をセルフアライン（自己整合）で形成し、且つ、ＭＯＳＦＥＴのソース領域、ドレイン領域とｎｐｎトランジスタのベース領域を形成するためのドライブを同時に行う。 - 特許庁

To realize an output buffer which has an operating voltage of ≥2X power while providing 2X resistance, is free of stress between the gate and source, gate and drain, and drain and source, and can interface at least two ICs.例文帳に追加

２Ｘ耐性を提供しながら、２Ｘ以上の倍率の動作電圧を有し、ゲート・ソース間、ゲート・ドレイン間、ドレイン・ソース間のストレスのない、少なくとも２つのＩＣをインタフェースすることが可能な出力バッファを実現する。 - 特許庁

To resolve the problem that conventionally polycrystalline silicon transistor which requires heat treatment process at a high temperature for the formation of source and drain regions, and that it is difficult to form a minute transistor due to diffusion of impurities from the source and drain regions.例文帳に追加

多結晶シリコントランジスタは、ソースおよびドレイン領域の形成のために高温の熱処理工程を必要とし、ソースおよびドレイン領域からの不純物拡散により微細なトランジスタを形成することが困難である。 - 特許庁

The power supply clamping circuit is constituted of a plurality of clamping transistor units, with a drain being connected to a first power supply wiring L12, a source to a second power supply wiring L14, and the drain and source being formed in a clamping transistor forming region.例文帳に追加

電源クランプ回路は，複数のクランプトランジスタユニットで構成され、ドレインが第１の電源配線Ｌ１２にソースが第２の電源配線Ｌ１４にそれぞれ接続され，クランプトランジスタ形成領域内に形成されている。 - 特許庁

A compound semiconductor device 100 is equipped with an N+-GaAs drain layer 12, an N+-GaAs buffer layer 14, an N-GaAs channel layer 16, a P+-InGaP gate layer 28, an N+-InGaP source layer 30, a drain electrode 22, a gate electrode 24, and a source electrode 26.例文帳に追加

本発明において、化合物半導体素子１００が、ｎ^+GaAsドレイン層１２、ｎ^+GaAsバッファ層１４、ｎ^-GaAsチャネル層１６、ｐ^+InGaPゲート層２８、ｎ^+InGaPソース層３０、ドレイン電極２２、ゲート電極２４およびソース電極２６を備える。 - 特許庁

A light shielding member 25 is provided between the drain part and the light source, so that the light from the light source 12 is shielded by the light shielding member 25, the drain part 20 is not seen in the dark with no light directed and hence the appearance is not impaired.例文帳に追加

なお、水抜き部と光源との間に遮光部材２５を設けたので光源１２からの光は遮光部材２５により遮断され、水抜き部２０に照明が当たらず見えないので、外観を損なうことがない。 - 特許庁

To provide a manufacturing method for an MOSFET which has an LDD structure and also has a metal silicide layer formed in a source/drain region by self-matching, and in which method the silicide layer on the source/drain region is not in contact with an LDD layer.例文帳に追加

ＬＤＤ構造を有し、ソース／ドレイン領域に自己整合的に金属シリサイド層が形成されているＭＯＳＦＥＴの製造方法において、ソース／ドレイン領域上のシリサイド層がＬＤＤ層と接触しないようにする。 - 特許庁

This organic thin film transistor element is configured by providing an organic semiconductor layer connecting a source electrode to a drain electrode with a conductive region which is turned into an insulated status with at least either the source electrode or the drain electrode when any electric field is not applied.例文帳に追加

ソース電極及びドレイン電極を連結する有機半導体層中に、電界が付与されない時には前記電極の少なくとも一方と絶縁状態にある導電性領域を有する有機薄膜トランジスタ素子。 - 特許庁

Furthermore, the charging control IC11 makes the gate/source voltage VGS of the transistor Q2 changes, increases the drain/source resistance RDS of the transistor Q2, and increases the drain/source voltage VDS of the transistor Q2 so as to keep the value of the battery voltage VBATT constant (V1).例文帳に追加

充電制御用ＩＣ１１はトランジスタＱ２のゲート・ソース間電圧ＶＧＳを変化させ、トランジスタＱ２のドレイン・ソース間抵抗ＲＤＳを大きくし、トランジスタＱ２のドレイン・ソース間電圧ＶＤＳを大きくすることで、電池電圧ＶＢＡＴＴの値をＶ１一定になるように制御する。 - 特許庁

The MOSFET is programmed by connecting a drain electrode to a supply source of a main voltage Vcc provided to the non-volatile memory cell and supplying selected voltages to the source and substrate so as to invert a portion of a channel region extending from the source toward the drain.例文帳に追加

ＭＯＳＦＥＴは、ドレイン電極を非揮発性メモリセルに供給される主電圧Ｖ_ｃｃの供給源に接続しかつ、ソースからドレインの方へ延在するチャネル領域の一部を反転させるようにソース及び基板へ選択された電圧を供給することによって、プログラミングされる。 - 特許庁

The first transistor 201 includes a single poly-floating gate 306, a first drain region 302 and a first source region while the second transistor 202 includes a single poly-select gate and a second source region wherein the first source region of the first transistor serves as the drain region of the second transistor.例文帳に追加

第一トランジスター２０１は単一ポリフローティングゲート３０６と、第一ドレイン領域３０２と第一ソース領域とを含み、第二ＰＭＯＳトランジスター２０２は単一ポリ選択ゲートと第二ソース領域とを含み、第一トランジスターの第一ソース領域は第二トランジスターのドレイン領域とされる。 - 特許庁

The reset transistor has a gate, a source and a drain, the SRO photosensor has an anode and a cathode electrically coupled to the source of the reset transistor, and the readout transistor has a source, a drain and a gate and the gate is electrically coupled to the cathode of the SRO photosensor.例文帳に追加

リセットトランジスタは、ゲート、ソースおよびドレインを有し、ＳＲＯ光検出器は、陽極およびリセットトランジスタのソースに電気的結合される陰極を有し、読み出しトランジスタはソース、ドレインおよびゲートを有し、ゲートはＳＲＯ光検出器の陰極に電気的結合される。 - 特許庁

The voltage supply circuit consists of a n-channel MOS transistor TR11 with low threshold voltage in which a drain is connected to the power source side and a p-channel MOS transistor TR12 in which a source is connected to a source of the n-channel MOS transistor TR11 and which supplies voltage vii from the drain to a load circuit.例文帳に追加

電源側にドレインが接続された低しきい値電圧のｎチャネルＭＯＳトランジスタＴＲ１１と、そのｎチャネルＭＯＳトランジスタＴＲ１１のソースとソースどうしが接続され、ドレインから負荷回路に電圧viiを供給するｐチャネルＭＯＳトランジスタＴＲ１２とからなる。 - 特許庁

The protection circuit comprises a PMOS transistor P1, with the drain connected to an external terminal and the gate, the source, and the back gate connected to a power source line 4, and a PMOS transistor P2 with the gate, the source, and the back gate connected to an external terminal 1 and the drain connected to a ground line 5.例文帳に追加

本発明の保護回路は、ドレインが外部端子に接続され、ゲートとソースとバックゲートが電源線４に接続されたＰＭＯＳトランジスタＰ１と、ゲートとソースとバックゲートが外部端子１に接続され、ドレインが接地線５に接続されたＰＭＯＳトランジスタＰ２とを備えている。 - 特許庁

Preferably, the power source means is provided with an n type MOS transistor in which a gate is electrically connected to the other end, and a predetermined voltage is applied to one of a source and a drain, and the output terminal outputs a voltage signal based on the potential of the other of the source and the drain of the n type MOS transistor.例文帳に追加

電源手段は、ゲートが他端に電気的に接続され、ソース又はドレインの一方に所定の電圧が供給されたｎ型ＭＯＳトランジスタを有し、出力端子は、ｎ型ＭＯＳトランジスタのソース又はドレインの他方の電位に基づいて電圧信号を出力することが好ましい。 - 特許庁