「"memory array"」に関連した英語例文の一覧と使い方(15ページ目) - Weblio英語例文検索

By arranging read word lines RWL for every two regions AR1 and AR2 formed by dividing a memory array 10 in the column direction, it is possible to reduce signal propagation delays of the read word lines RWL and the data are read at a high speed.例文帳に追加

メモリアレイ１０を列方向に分割して形成される領域ＡＲ１，ＡＲ２ごとにリードワード線ＲＷＬを分割配置することによって、リードワード線ＲＷＬにおける信号伝搬遅延を低減して、データ読出動作を高速化できる。 - 特許庁

The flash memory includes a non-volatile memory cell array, an error correction circuit for correcting an error in first phase data stored in the non-volatile memory array and outputting second phase data, and a phase register for storing the second phase data.例文帳に追加

本発明はフラッシュメモリ装置に係り、非揮発性メモリセルアレイ、前記非揮発性メモリセルアレイに貯蔵された第１フューズデータをエラー訂正して、第２フューズデータで出力するエラー訂正回路と、前記第２フューズデータが貯蔵されるフューズレジスタを含む。 - 特許庁

The semiconductor memory has a memory array constituted of two or more piled-up middle memory column units MM constituted of a column unit M group consisting of two or more adjoining column units, and units of Y decoder means K connected to this column unit M group.例文帳に追加

半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。 - 特許庁

In the memory device, array power generating circuits each of which supplies an array power voltage Vdds to a corresponding array block and peripheral power generating circuits each of which supplies a peripheral power voltage Vddp to a peripheral circuit are provided at surroundings of respective memory array blocks.例文帳に追加

各メモリアレイブロックの周囲には、対応するメモリアレイブロックへアレイ電源電圧Ｖｄｄｓを供給するアレイ電源発生回路と、周辺回路に周辺電源電圧Ｖｄｄｐを供給する周辺電源発生回路とが配設される。 - 特許庁

An error code correcting system consisting of 64 bits data bit and 9 bits check bit with respect to a memory array ARY such as a DRAM is introduced, for instance, and an error correction code circuit ECC according to the above arrangement is disposed adjacent to a sense amplifier column SAA.例文帳に追加

例えば、ＤＲＡＭなどのメモリアレイＡＲＹに対して、６４ビットのデータビットと９ビットのチェックビットからなる誤り符号訂正方式を導入し、これに伴う誤り訂正符号回路ＥＣＣをセンスアンプ列ＳＡＡに隣接して配置する。 - 特許庁

To provide a method of manufacturing a semiconductor device, such as a DRAM, capable of suppressing an excessive diffusion of a dopant in a source-drain diffusion layer in a peripheral circuit region, while heat treatment condition is adopted that is appropriate for the source/drain diffusion layer in a memory array region.例文帳に追加

メモリアレイ領域のソース・ドレイン拡散層に適した熱処理条件を採用しつつも、周辺回路領域のソース・ドレイン拡散層での不純物の過度の拡散を抑制できるＤＲＡＭ等の半導体装置の製造方法を提供する。 - 特許庁

The potential of Vpp mains for supplying boost potential while being commonly provided at a plurality of memory array banks is detected by a Vpp level detection circuit 32, and boosting pump circuits 36a and 36b supply a current to the Vpp mains according to the result.例文帳に追加

複数のメモリアレイバンクに共通に設けられ昇圧電位を供給するＶｐｐ幹線の電位がＶｐｐレベル検知回路３２によって検知され、その結果に応じて昇圧ポンプ回路３６ａ，３６ｂは電流をＶｐｐ幹線に供給する。 - 特許庁

This semiconductor memory is provided with the memory array 122 provided in the same semiconductor chip 1, a power source voltage pad 125 for supplying power source voltage VDD, and a ground voltage pad 126 for supplying ground voltage VSS.例文帳に追加

同一の半導体チップ１に設けられたメモリアレイ１２２とデータ処理部３に対して、電源電圧ＶＤＤを供給するための電源電圧パッド１２５および接地電圧ＶＳＳを供給するための接地電圧パッド１２６が設けられている。 - 特許庁

Consequently, the wiring length of a bit line in a memory array is shortened and load capacity is reduced, and at the same time, the current consumption can be made constant in data reading or writing from/to memory cells of a variety of addresses within the memory.例文帳に追加

このようにすることで、メモリアレイにおけるビット線の配線長を短縮し、負荷容量を軽減すると同時に、メモリ内のあらゆるアドレスのメモリセルに対するデータ読み出しもしくは書き込みにおいて、消費電流を一定にできる。 - 特許庁

A nonvolatile memory NVMEM included in the microcomputer sets a first memory cell area ARY1 of which the data storage life-time becomes 10 years or longer in the memory array NVARY and a second memory cell area ARY2 of which the data storage life-time becomes 1-365 days.例文帳に追加

例えば、マイクロコンピュータに含まれる不揮発性メモリＮＶＭＥＭにおいて、そのメモリアレイＮＶＡＲＹ内にデータ保持寿命が１０年以上となる第１メモリセル領域ＡＲＹ１と、データ保持寿命が１〜３６５日となる第２メモリセル領域ＡＲＹ２を設ける。 - 特許庁

By an electronic circuit electrically connected to a memory array which is composed of a plurality of memory cells, voltages are applied to a selection gate for constituting the memory cell, a memory gate, a well, a source and a drain to control operation such as the writing, erasing, application of an alleviation pulse, and verification.例文帳に追加

複数のメモリセルから構成されたメモリアレイに対して電気的に接続された電子回路が、メモリセルを構成する選択ゲート、メモリゲート、ウェル、ソース、およびドレインに電圧を印加し、書込み、消去、緩和パルス印加、ベリファイなどの動作の制御を行う。 - 特許庁

To improve a transfer speed performance and reliability for a phase change memory that has a memory array structure in which a plurality of memory bits having a current selector switch and phase change film electrically formed in parallel are electrically arranged in series.例文帳に追加

電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、転送速度性能の向上と信頼性の向上とを共に実現する。 - 特許庁

To reduce necessary space and to introduce respective bit lines in a pair of bit lines by means of closing intervals in a circuit, which is obtained by combining a precharge circuit and an equalization circuit for a semiconductor memory array, formed of a memory cell field having a plurality of pairs of bit lines.例文帳に追加

多数のビットラインペアを有するメモリセルフィールドから成る半導体メモリアレイのためのプリチャージ回路と等化回路が組み合わせられた回路において、所要スペースが小さく、ビットラインペアにおける各ビットラインを互いに間隔を詰めて案内できるようにする。 - 特許庁

To provide a stabilized direct sensing memory architecture which provides Process, Voltage and Temperature(PVT) compensation in a memory array to a direct sense circuit to increase the manufacturing yield thereof, and to extend the operating voltage and temperature ranges thereof independent of manufacturing tolerances.例文帳に追加

製造許容度とは独立にその製造歩留りを上げ、その動作範囲と温度範囲を拡大するために、直接感知回路に対するメモリ・アレイ内のプロセス／電圧／温度（ＰＶＴ）補償を行う安定化直接感知メモリ・アーキテクチャを提供すること。 - 特許庁

Moreover, an NMOS sense amplifier 15N is also constituted similarly with the PMOS sense amplifier and in the case of reading out data from a memory array MC1 the gates 10A, 11A are kept turned on by fixing sources of NMOS transistors 153, 154 to a potential Vss.例文帳に追加

ＮＭＯＳセンスアンプ１５ＮもＰＭＯＳセンスアンプと同様に構成されており、メモリセルアレイＭＣ１からデータを読み出す場合には、ＮＭＯＳトランジスタ１５３及び１５４のソースを電位Ｖｓｓに固定して転送ゲート１０Ａ及び１１Ａをオンにしておく。 - 特許庁

A pattern such as a deep trench or the like is equally drawn on a first photoresist 7 applied on the entire surface of a wafer (semiconductor substrate 1), and the wafer is covered with a cover resist 8 (second photoresist) to cover the circumferential edge of a memory array, thereby improving a global dimensional controllability.例文帳に追加

ウェーハ（半導体基板１）全面に塗布された第１のフォトレジスト７にディープトレンチなどのパターンを均等に描画し、その上からカバーレジスト（第２のフォトレジスト）８を被覆して、メモリセルアレイの周端部分を被覆してグローバルな寸法制御性の改善を図る。 - 特許庁

Thus, the power conductor having relatively large width supplies most stable power to the memory array and allows a space to be free on the first and/or second metal, for routing a widely separated signal conductor.例文帳に追加

したがって、相対的に幅の広いパワーコンダクタはメモリアレイにもっとも安定したパワーを供給し、また、付加的な、及び／又は、もっと幅広く離隔された信号コンダクタをラウティングさせるために、第１及び／または第２金属上で空間をある程度自由にさせる。 - 特許庁

When a row active command ACT-CMD is inputted externally, an internal clock control circuit 28 activates a signal int.CKE, an external clock signal and ext.CLK is supplied to an internal memory array as the signal int.CLK in accordance with this activation.例文帳に追加

外部からロウアクティブコマンドＡＣＴ＿ＣＭＤが入力されると内部クロック制御回路２８は信号ｉｎｔ．ＣＫＥを活性化させ、この活性化に応じて外部クロック信号ｅｘｔ．ＣＬＫが内部のメモリアレイに対して信号ｉｎｔ．ＣＬＫとして供給される。 - 特許庁

A semiconductor device has the memory array having a structure in which memory cells are stacked including memory layers using a chalcogenide material and diodes, and initialization conditions and rewrite conditions are changed according to the layer in which a selected memory cell is positioned.例文帳に追加

本発明による半導体装置は、カルコゲナイド材料を用いた記憶層とダイオードで構成されたメモリセルを積層した構造のメモリアレイを有し、選択されたメモリセルが位置する層に応じて、初期化条件及び書き換え条件が変更されるものである。 - 特許庁

Thus, the substitute of dual gate oxide for MOSFET, in which a high voltage region in the counter-doped part is used for the memory array of DRAM, EDRAM, SRAM and NVRAM and the like, is supplied.例文帳に追加

この方法によって、ドープした層にある低電圧領域がサポート・デバイス用に使用され、カウンタ・ドープした部分にある高電圧領域がＤＲＡＭ、ＥＤＲＡＭ、ＳＲＡＭ、ＮＶＲＡＭなどのメモリ・アレイに使用される、ＭＯＳＦＥＴ用デュアル・ゲート酸化物の代替物が提供される。 - 特許庁

To provide a technique for increasing a rewriting current without increasing a power supply voltage and also reducing location dependency inside a memory array of a resistive state after the rewriting, in a resistance change type memory in which the resistance values of memory cells are changed between "1" and "0" of logical values.例文帳に追加

メモリセルの抵抗値が論理値“１”と“０”の間で変化する抵抗変化型メモリにおいて、電源電圧を高くすることなく書き換え電流を増大し、同時に書き換え後の抵抗状態のメモリアレイ内場所依存性を低減する技術を提供する。 - 特許庁

A self-aligning method is provided for forming a semiconductor memory array of floating gate memory cells in a semiconductor substrate having a plurality of spaced apart insulating regions and active regions on the substrate substantially parallel to one another in the column direction, and an apparatus is formed thereby.例文帳に追加

縦方向に互いに概ね平行している基板上に離間した複数の絶縁領域及び活性領域を有する半導体基板にフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより形成される装置。 - 特許庁

This sense amplifier (38) comprises differential amplifiers (Q5, Q6) provided with first and second input nodes (74, 75), and reads out data in a multiple-state memory cell (RM) of a resistive memory array (30) responding to read-out voltage (VR) applied to both ends of the memory cell (RM) being sensed.例文帳に追加

第1と第2の入力ノード(74,75)を備えた差動増幅器(Q5,Q6)を含み、センシングされるメモリセル(Ｒ_Ｍ)の両端に印加される読み取り電圧(VR)に応答して、抵抗性メモリアレイ(30)の複数状態メモリセル(Ｒ_Ｍ)のデータを読み取るためのセンス増幅器(38)が提供される。 - 特許庁

A plurality of magnetic memories 30, each including a magnetic layer having a ring-shaped film face whose outer circumferential part is notched in a circular arc shape, are located in a way that straight line parts 33 of notched parts 32 so as to be nearly mutually in parallel and arranged, and the magnetic memory array is manufactured.例文帳に追加

外周部を円弧状に切り欠いてなる、リング形状の膜面を有する磁性層を含む複数の磁性メモリ３０を、切り欠き部３２における直線部３３が互いに略平行となるようにして配置して、磁性メモリアレイを作製する。 - 特許庁

A memory array includes memory cells 101 arranged in an array shape, a plurality of word lines 102, and a plurality of bit lines 103, and is divided into use areas used for data storage and a separation area for separating use areas in a bit line direction.例文帳に追加

メモリアレイは、アレイ状に配置されたメモリセル１０１と、複数のワード線１０２と、複数のビット線１０３とを有しており、ビット線方向において、データ記憶のために用いる使用領域と、使用領域同士を分離するための分離領域とに区分けされている。 - 特許庁

A semiconductor memory device has a memory array that is structured by stacking a plurality of middle memory column units MM, each of which is composed of a unit of a column unit M group that is composed of a plurality of adjacent column units and a Y decoder means K that is connected to the column unit M group.例文帳に追加

半導体メモリ装置は、隣接する複数のコラム単位から成るコラム単位Ｍ群と、このコラム単位Ｍ群に接続するＹデコーダ手段Ｋの単位とで構成する中メモリコラム単位ＭＭが複数積み重なって構成するメモリアレイを有する。 - 特許庁

An output voltage of a charge pump 3 is monitored by a voltage detection circuit 5 and when a boosting capability of the charge pump 3 is not sufficient, a buffer 4 and a charge pump 7 are operated to supply a sufficient boosting voltage to an address selector circuit 9 and a memory array 10.例文帳に追加

チャージポンプ３の出力電圧を電圧検出回路５によって監視し、チャージポンプ３の昇圧能力が充分でない場合、バッファ４およびチャージポンプ７を動作させ、充分な昇圧電圧をアドレス選択回路９およびメモリアレイ１０に供給する。 - 特許庁

By arranging between the column line and the row line of a two-dimensional cross point diode memory array, a sheet-like anisotropic semiconductor material comprises a small molecule organic compound, that acts as a fuse diode memory element for each lattice point of an array.例文帳に追加

２次元クロスポイントダイオードメモリアレイの行線と列線との間に配置されることにより、アレイの各格子点に対しヒューズ・ダイオードメモリ素子としての役割を果たす、小型分子有機化合物を含むシート状の異方性の半導体材料を提供する。 - 特許庁

A switch means for controlling the connection of a pair of bit lines and an input/output control circuit is provided at also an input/output control circuit CKT33 connected to only one group of pair of bit lines provided between a Y decoder YD and a memory array MA3.例文帳に追加

ＹデコーダＹＤとメモリアレイＭＡ３間に設けられた一組のビット線対のみに接続されている入出力制御回路ＣＫＴ３３にも、前記ビット線対と前記入出力制御回路との接続を制御するためのスイッチ手段を設ける。 - 特許庁

In the nonvolatile memory 100, a rewriting control unit 120 executes a control flow comprising a plurality of divided control flows to control rewriting of a memory array 130 according to results of decoding a command input from the outside by a command decoding unit 110.例文帳に追加

不揮発性メモリ１００において、コマンド解読部１１０が外部から入力されるコマンドを解読した結果により、書き換え制御部１２０は複数個の分割制御フローから構成される制御フローを実行し、メモリアレイ１３０の書き換えを制御する。 - 特許庁

A photoresist film 80 is formed on semiconductor substrates 10, 20 and patterned, in order to expose a source line region 85 in a flash memory array region 90 and a polysilicon film region 40 in CMOS circuit regions 100, 110.例文帳に追加

半導体基板１０、２０上にホトレジスト膜８０を形成し、フラッシュ・メモリ・アレイ領域９０内のソース線領域８５及びＣＭＯＳ回路領域１００、１１０内の多結晶シリコン膜領域４０を露出するためにホトレジスト層８０にパターニングを施す。 - 特許庁

The semiconductor memory 1 is provided with a memory array 10 including a plurality of blocks 12, and a controller 11 for accessing a target block 12 to be processed based on the processing command from the information processor 2 to execute processing of target data stored therein.例文帳に追加

半導体メモリ１は、複数のブロック１２を含むメモリアレイ１０と、情報処理装置２からの処理命令に基づいて、処理命令の対象となる対象ブロック１２にアクセスして、そこに格納されている対象データの処理を実行するコントローラ１１とを有する。 - 特許庁

Furthermore, there are provided a configuration information management section (106) for managing the configuration information defining a logic operation in the above computer array, the memory array, the data transfer array and the switch circuit, and a state transition management section (105) controlling the switching of the above configuration information.例文帳に追加

さらに上記演算器アレイ、上記メモリアレイ、上記データ転送回路、及び上記スイッチ回路における論理的動作を定義する構成情報を管理する構成情報管理部（１０６）と、上記構成情報の切替えを制御可能な状態遷移管理部（１０５）とを設ける。 - 特許庁

The operation of the memory array is thereby programmed by a method for injecting holes generated by the avalanche phenomenon into multi-dielectric layers of respective memory cells and performed by a method for injecting electrons existing in channels through F-N tunneling into the multi-dielectric layers of respective cells at the time of erasing.例文帳に追加

従って、メモリアレイの動作は、前記アバランシュ現象により生成されたホールを各メモリセルの多重誘電層に注入させる方式でプログラムし、イレース時にはＦ−Ｎトンネルリングによりチャンネルにある電子を前記各セルの多重誘電層に注入させる方式で行うことになる。 - 特許庁

A nonvolatile semiconductor memory 100 is provided with multiple write-in pipe lines 110-1 to 110-N respectively having a memory array, a timing circuit 140 successively starting write-in operation in these pipe lines and a shared charge pump and voltage adjustment circuit 150 operating the circuits by a programmed memory cell.例文帳に追加

不揮発半導体メモリが、それぞれがメモリアレイを有する多重書込みパイプラインと、前記パイプラインにおいて書込み動作を逐次開始するタイミング回路と、プログラムされたメモリセルによって回路を作動させる共有された電荷ポンプ及び電圧調節回路とを有する。 - 特許庁

Thus, the influence of a short circuit of a word line and a bit line caused at one side of a memory array side is transmitted to the other side of the memory cell array side by controlling the operation timing of the bit line separation signal by an external signal, defective bit lines of the shared sense amplifier can be detected.例文帳に追加

このように、ビット線分離信号の動作タイミングを外部信号によって制御することにより、一方のメモリセルアレイ側で発生したワード線とビット線とのショートの影響が他方のメモリセルアレイ側にも伝わり、シェアードセンスアンプの両側のビット線不良を検出することが可能となる。 - 特許庁

Moreover, when the substrate portions of MOSFETP1 to P3 and N1 to N3 are isolated for each circuit, the potential control of substrate voltage due to the change of temperature environment is performed independently for each circuit and the potential control for the substrate voltage to the memory array and input/output circuit is not performed.例文帳に追加

また、ＭＯＳＦＥＴＰ１〜Ｐ３ならびにＮ１〜Ｎ３の基板部が回路ごとに分離される場合、温度環境の変化にともなう基板電圧の電位制御を回路ごとに独立して行い、例えばメモリアレイや入出力回路に対する基板電圧の電位制御は行わない。 - 特許庁

A word driver part of the SRAM has a gate circuit forming a word line selecting signal of a memory array part by a pre-decode signal, a word line drive circuit selecting a word line by its output signal and timing signal, and a word line selection control line transmitting the timing signal to all word line drive circuits.例文帳に追加

ＳＲＡＭのワードドライバ部は、プリデコード信号によりメモリアレイ部のワード線選択信号を形成するゲート回路、その出力信号とタイミング信号によりワード線を選択するワード線駆動回路、及び全ワード線駆動回路にタイミング信号を伝えるワード線選択制御線を有する。 - 特許庁

When a test process decided that the mixed memory array cannot be or can be mended, a signal showing that it is incapable or capable of being mended respectively is output directly to an external testing device.例文帳に追加

試験プロセスが、メモリ混載アレーを修理することができないと判断した場合、メモリ混載アレーは修理不能であることを示す信号を、また欠陥を修理することができると判断した場合、メモリ混載アレーは修理可能であることを示す信号を外部試験装置へ直接与える。 - 特許庁

A semiconductor memory device 10 includes a memory array 11 having a plurality of memory cells MC which become the low-resistance state/high-resistance state according to "0" data/"1" data, and an allocation of the "0" data/"1" data and the low-resistance state/high-resistance state is changed over when a power is turned on.例文帳に追加

半導体記憶装置１０は、“０”データ／“１”データに応じて低抵抗状態／高抵抗状態となるメモリセルＭＣを複数個有するメモリセルアレイ１１を具備し、電源がオンされた際に、“０”データ／“１”データと低抵抗状態／高抵抗状態との割付を切り替える。 - 特許庁

Thereby, a required time can be secured in a discharge cycle even if write is interrupted by a detecting signal of the power source voltage detecting circuit in an EEPROM, electric charges charged up in column lines or bit lines provided in a nonvolatile memory array can be discharged surely.例文帳に追加

これにより、ＥＥＰＲＯＭにおいて電源電圧検出回路の検出信号により書き込みが中断されてもディスチャージサイクルは必要な時間を確保することができ、不揮発性メモリアレイに設けたカラム線又はビット線にチャージアップした電荷を確実にディスチャージできる。 - 特許庁

A cross-point RRAM memory array includes a word line array having an array of parallel word lines and a bit line array having an array of parallel bit lines perpendicular to the word lines, wherein a cross-point is formed between the word lines and the bit lines.例文帳に追加

クロスポイント型ＲＲＡＭメモリアレイは、複数のワード線を平行に配列してなるワード線配列と、前記複数のワード線に対して直交する複数のビット線を平行に配列してなるビット線配列を備え、前記ワード線と前記ビット線との間にはクロスポイントが形成されている。 - 特許庁

A status register 149 may comprise state machine busy bits, in a dual-channel memory, either interface may read the status register 149 at any time, whereas only the interface having a relatively high privilege level to access the memory array 143 may write to the status register 149.例文帳に追加

ステータスレジスタ１４９はステートマシーンビジービットを含み、デュアルチャネルメモリにおいて、どちらかのインターフェースは、ステータスレジスタ１４９をいつでも読み出してもよく、一方では、メモリアレイ１４３にアクセスする比較的高い特権レベルを有するインターフェースのみが、ステータスレジスタ１４９に書き込んでもよい。 - 特許庁

To solve such a problem that read and write cycles of a memory cell takes double time when a memory cell in which two bits/cell is stored is used and to provide a peripheral control circuit having memory array constitution in which area can be reduced.例文帳に追加

１メモリセルに２ビットを蓄積するメモリアレイ構成においても、１回のアクセスで複数バイトを読出し又は書込みすることができ、また、さらなる高速読出し方式であるプリチャージしないセンスアンプを使用することで、読出しの高速化とともに、あらゆるシステム用途にこのメモリアレイを使用可能とする。 - 特許庁

The semiconductor storage has, a memory array 100 having memory cells M11-Mnm, a bit line charge and discharge circuit 102, a bit line selection circuit 103, and a load circuit 105 connected between a data line DL connected to the bit line selection circuit 103 and a sense amplifier 104.例文帳に追加

この半導体記憶装置は、メモリセルＭ１１〜Ｍｎｍを有するメモリセルアレイ１００とビット線充放電回路１０２とビット線選択回路１０３と、ビット線選択回路１０３に接続されたデータ線ＤＬとセンスアンプ１０４との間に接続された負荷回路１０５を備える。 - 特許庁