「Bit」に関連した英語例文の一覧と使い方(121ページ目) - Weblio英語例文検索

To provide a phase adjustment circuit and a phase adjusting method which convert a serial input signal into an X.n-bit parallel signal and can subsequently perform phase adjustment in the phase adjustment circuit performing phase adjustment of an n-bit (bit) unit.例文帳に追加

本発明は、ｎビット（bit ）単位の位相調整を行う位相調整回路において、シリアル入力信号をＸ・ｎビットのパラレル信号に変換後に位相調整可能な位相調整回路およびその位相調整方法に関する。 - 特許庁

The 2n-bit command having the register designation field has the register designation field in the former n-bit, and the arrangement of the register designation field on the former n-bit is matched to the arrangement of the register designation field in the n-bit command.例文帳に追加

レジスタ指定フィールドを有する２ｎビットの命令は、その前半ｎビットにレジスタ指定フィールドを有し、その前半ｎビット上でのレジスタ指定フィールドの配置が、ｎビットの命令におけるレジスタ指定フィールドの配置と揃えられている。 - 特許庁

When the bit rate of the inputted transport stream is set to be a smaller bit rate S by re-encoding it, the bit rate R0 of a stream except for a video is set to be similar to the bit rate of the stream except for the video in the input transport stream.例文帳に追加

入力されたトランスポートストリームのビットレートを再符号化することにより、より小さいビットレートＳにする場合、ビデオ以外のストリームのビットレートＲ_oを、入力トランスポートストリーム中のビデオ以外のストリームのビットレートと同一にする。 - 特許庁

A 16/8-bit conversion unit 222 identifies an 8-bit value corresponding to a 16-bit value of the nonlinear digital signal 112 based on the linearization calculation logic 221, and outputs a linear digital signal 113 that expresses the identified 8-bit value.例文帳に追加

１６／８ビット変換部２２２は非線形デジタル信号１１２の１６ビット値に対応する８ビット値をリニアライズ計算ロジック２２１に基づいて特定し、特定した８ビット値を表す線形デジタル信号１１３を出力する。 - 特許庁

A bit sequence is corrected by converting bit arrangement and/or inverting a logic bit value before modulation so that composite average bit reliabilities on respective bits of all transmission are averaged.例文帳に追加

このとき、本方法では、すべての送信のそれぞれのビットに対する合成平均ビット信頼性が平均化されるように、変調前に、ビット配置を変換しおよび／または論理ビット値を反転させることによってビットシーケンスを修正する。 - 特許庁

Moreover, the bit max. value -1 is supplied to the AND gate 23 where a logical product at every bit concerning the output of the equipment 22 and the bit max. value -1 is calculated, and the low-order N bit of the output of the equipment 22 is extracted.例文帳に追加

ＡＮＤゲート２３には、さらに、ビット最大値−１が供給され、そこでは、演算器２２の出力と、ビット最大値−１とのビットごとの論理積が演算されることで、演算器２２の出力の下位Ｎビットが抽出される。 - 特許庁

The distance L30 between the first bit line 60 and the second bit line 62 is longer than the distance L10 between the first bit line 60 and the first Vss wiring 64 as well as the distance L20 between the second bit line 62 and the second Vss wiring 64.例文帳に追加

第１ビット線６０と第２ビット線６２との距離Ｌ３０は、第１ビット線６０と第１Ｖｓｓ配線６４との距離Ｌ１０、および、第２ビット線６２と第２Ｖｓｓ配線６４との距離Ｌ２０よりも大きい。 - 特許庁

The problem is solved by a method for conversion processing using a conversion table (tone depth conversion table) for storing a bit sequence of the converted N-bit image as a value for an index which is a bit sequence of the image of 1-bit tone depth.例文帳に追加

１ビットの濃淡深度のイメージのビット列をインデックスとし、変換されたＮビットのイメージのビット列を前記インデックスに対する値を保持する変換テーブル（濃淡深度変換表）を用いて変換処理する方法によって解決した。 - 特許庁

For instruction codes with n or less valid bits of the converted m-bit instruction codes, an invalid bit is disposed in a low-order bit position, and an operand for designating the register is disposed in a fixed high-order bit position.例文帳に追加

また、変換したｍビットの命令コードの内で有効ビット数がｎビット以下の命令コードに対しては、下位のビット位置に無効ビットを配置すると共にレジスタを指定するオペランドを上位の一定のビット位置に配置する。 - 特許庁

A bit sequence initializing command section 10 outputs a bit sequence initializing command for nullifying all bit sequences determined in the binary processing of the succeeding processing paths to the coefficient bit modeling section and a header generating means 6 in the case of Px<PO.例文帳に追加

ビット列初期化指令部１０は、Ｐx＜Ｐ0となっていれば以降の処理パスの２値化処理において決まるビット列を全てゼロとするビット列初期化指令を係数ビットモデリング部７及びヘッダ生成手段６に出力する。 - 特許庁

The CX (1) bit is calculated on the assumption that a line carry-out bit from the second line consisting of the adder cells preceding the first line is 1 and the CX (0) bit is calculated on the assumption that the line carry-out bit from the second line is zero.例文帳に追加

Ｃ_X（１）ビットは、第一行に先行する加算器セルからなる第二行からの行キャリィアウトビットが１であると仮定して計算され、且つＣ_X（０）ビットは、第二行からの行キャリィアウトビットが０であると仮定して計算される。 - 特許庁

As for the hexagonal bit, if it is inserted into any position of the bit inserting hole so as to be inserted up to a deeper place, if the bit is extracted once and inserted at a position of one rotation, the bit stops at the position of about 1/2 of the forward place.例文帳に追加

６角形ビットの場合は、ビット挿入用穴の、どれかの位置に差し込んで、奥の方まで差し込めたとすると、ビットを一旦抜き取って、１コマ回転した位置で差し込むと、手前約１／２のところで止まる。 - 特許庁

A ground terminal 204 of the inverter 20 is connected to a bit line BLT through a transistor TN3 of a bit switch 4 and a ground terminal 224 of the inverter 22 is connected to a bit line BLC through a transistor TN4 of the bit switch 4.例文帳に追加

インバータ２０の接地端子２０４はビットスイッチ４のトランジスタＴＮ３経由でビット線ＢＬＴに接続され、インバータ２２の接地端子２２４はビットスイッチ４のトランジスタＴＮ４経由でビット線ＢＬＣに接続される。 - 特許庁

Further, the first drill bit 6 and second drill bit 8 having worn due to drilling can be replaced with new ones irrelevantly to the reverse gear device 9, so the first drill bit 6 and second drill bit 8 are improved in replacement operability.例文帳に追加

さらに、掘削により磨耗した第１ドリルビット６及び第２ドリルビット８は、反転歯車装置９と無関係に新しいものと交換できるので、第１ドリルビット６及び第２ドリルビット８の交換作業性を向上できる。 - 特許庁

The fist and second select regions 220 and 222 has sub-bit select circuits 230-246 for connecting the plurality of sub-bit lines BL0, BL1,... selectively with a smaller number of main bit lines MBL0, MBL1,... than the plurality of sub-bit lines.例文帳に追加

第１，第２の選択領域２２０，２２２は、複数のサブビット線ＢＬ０，ＢＬ１，…を、該複数のサブビット線より少ない数のメインビット線ＭＢＬ０，ＭＢＬ１，…に選択して接続するサブビット選択回路２３０〜２４６を有する。 - 特許庁

A plurality wirings SHD for protecting bit lines are formed on the upper layer of the bit lines BL, and each of the bit lines BL and each of the wirings SHD for protecting the bit lines include regions superimposed in plan view.例文帳に追加

複数のビット線ＢＬの上層には複数のビット線保護用配線ＳＨＤが形成され、複数のビット線ＢＬの各々と複数のビット線保護用配線ＳＨＤの各々とは平面視で重なる領域を含む。 - 特許庁

In a new MTBL system, in both cases of bit lines connected to the same sense amplifier and bit lines connected to different sense amplifiers out of adjacent bit lines, interval of the bit lines is varied (wider or narrower) at before or after the intersection point.例文帳に追加

新しいＭＴＢＬ方式では、同一のセンスアンプに接続するビットラインと隣接するビットラインのうち異なるセンスアンプに接続するビットラインのいずれの場合も、そのビットラインの間隔が交差点前後で変化（広狭）している。 - 特許庁

Each the PE0-3 has a flag bit storage part 14 for storing a flag bit, and a calculation part 12 selecting data that are an arithmetic target of the PE from operation target operands on the basis of the flag bit of the flag bit storage part 14.例文帳に追加

各ＰＥ０〜３は、フラグビットを記憶するためのフラグビット記憶部１４と、フラグビット記憶部１４のフラグビットに基づいてそのＰＥの演算対象となるデータを演算対象オペランドのなかから選択する演算部１２とを備える。 - 特許庁

Each of the transition impermission bit slots is a bit slot, in which the generation of third continuous transition of a logic signal is not feasible, while each of the transition permission bit slots is a bit slot, in which the generation of third continuous transition of the logic signal is feasible.例文帳に追加

遷移不許可ビットスロットの各々はロジック信号の第３連続遷移の発生が不可のビットスロットであるのに対し、遷移許可ビットスロットの各々はロジック信号の第３連続遷移の発生が可能なビットスロットである。 - 特許庁

The pattern determination unit gives a notice of the correspondence with a characteristic pattern if any of multiple predetermined bit strings corresponds to a bit string indicating the reception data when the bit string indicating the reception data is compared with each of the multiple predetermined bit strings included in the characteristic pattern.例文帳に追加

パタン判定部は、受信データを示すビット列と、特徴パタンに含まれる複数の所定のビット列の各々とを比較して複数の所定のビット列のうちのいずれかに一致したときに、特徴パタンとの一致を通知する。 - 特許庁

The spare memory cell connects the pair of first bit lines of the memory cell to the pair of second bit lines of the flipped memory cell, and connects the pair of second bit lines of the memory cell to the pair of first bit lines of the flipped memory cell.例文帳に追加

予備メモリセルはメモリセルの第１ビットライン対をフリップされたメモリセルの第２ビットライン対に連結し、メモリセルの第２ビットライン対をフリップされたメモリセルの第１ビットライン対に連結するマルチポート半導体メモリ装置とした。 - 特許庁

Third and fourth transistors 123 and 124 connect the first sub bit line SBL and a second sub bit line /SSBL according to a first switching control signal SASW1, and connects the first sub bit line /SBL to the second sub bit line SSBL.例文帳に追加

第３，４トランジス１２３，１２４は，第１切換制御信号ＳＡＳＷ１に従って，第１サブビット線ＳＢＬと第２サブビット線／ＳＳＢＬを接続し，第１サブビット線／ＳＢＬと第２サブビット線ＳＳＢＬを接続する。 - 特許庁

To provide a semiconductor memory in which a coupling noise between main bit lines can be completely canceled by adjusting length of tips of main bit lines in a semiconductor memory having constitution of main bit lines and sub-bit lines.例文帳に追加

主副ビット線構成を有する半導体記憶装置において、メインビット線の先端長の長さを調節することにより、メインビット線間のカップリングノイズを完全にキャンセルすることができる半導体記憶装置を提供する。 - 特許庁

In the time of execution of the streaming communication, a comparison and decision part 18 compares a communication bit rate value acquired by a communication bit rate value acquisition part 16 with an effective bit rate value calculated by an effective bit rate value calculation part 17 and makes a decision.例文帳に追加

ストリーミング通信実行時に、比較判定部１８において、通信ビットレート値取得部１６により取得された通信ビットレート値と、実効ビットレート値算出部１７により算出された実効ビットレート値とを比較判定する。 - 特許庁

A padding part 102 combines the bit string representing n and a prescribed bit pattern to generate a bit string P, and adds the bit string P to a prescribed position of a message M input by an input part 101 to generate the message M'.例文帳に追加

パディング部１０２は、ｎを表すビット列と所定のビットパターンとを組み合わせてビット列Ｐを生成し、ビット列Ｐを、入力部１０１により入力されたメッセージＭの所定の位置に付加してメッセージＭ´を生成する。 - 特許庁

During a writing operation, the cell voltage of the L bit line for writing L data of the bit lines BL and XBL is made lower than the cell voltage Vcc of the side for outputting the H data in conjunction with a reduction in bit line potential during writing of L bit data.例文帳に追加

書込み動作時には、ビット線BL，XBL のＬデータを書き込むＬビット線のセル電圧を、Ｌビットデータの書込み時のビット線電位の低下に連動して、Ｈデータを出力する側のセル電圧Ｖccよりも低下させる。 - 特許庁

When same level data are written between adjacent selection bit lines, on the other hand, the bit line writing currents are folded over using the corresponding current feedback wiring RL and the bit line writing currents are transmitted to a next selection bit line.例文帳に追加

一方、隣接する選択ビット線間で同じレベルのデータが書込まれる場合には、対応する電流帰還配線ＲＬを用いてビット線書込電流を折返した後で、次の選択ビット線へビット線書込電流を伝達する。 - 特許庁

Even when the relevant investment contract has a clause that limits the jurisdiction over disputes regarding the contract to a separate tribunal, the arbitration tribunal under the BIT has jurisdiction over such disputes insofar as the claim is essentially based on a breach of the BIT.例文帳に追加

契約上に、契約に関する紛争を別の手続に限定する条項がある場合でも、BIT に基づく仲裁廷は、BIT の違反を本質的な根拠とする申立である限り、契約に関する紛争に管轄権を有する。 - 経済産業省

In addition, it referred to the negotiation process for revision of the Bulgaria- Cyprus BIT, and found that the party countries did not intend to apply most-favored nation treatment to arbitration procedures, and did not agree that the MFN provision of the Bulgaria-Cyprus BIT should be interpreted to constitute the consent of Bulgaria to submit a dispute under the BIT to ICSID arbitration.例文帳に追加

さらに、ブルガリア―キプロスBIT の改正交渉経緯を参照し、最恵国待遇を仲裁手続に適用する意思は当事国になく、当事国の仲裁付託合意があると解することはできないと結論した。 - 経済産業省

An information processing apparatus for achieving error control for performing error detection/error correction includes: an information bit stream obtaining part for acquiring an information bit stream; and an encoding part for generating a redundant bit stream with which error control can be performed on the entire information bit stream, by encoding using a predetermined code based on the information bit stream, and for generating a code word containing the information bit stream and the redundant bit stream.例文帳に追加

誤り検出・誤り訂正を行う誤り制御を実現するための情報処理装置は、情報ビット列を取得する情報ビット列取得部と、情報ビット列に基づき、所定の符号を用いた符号化により、情報ビット列全体の誤り制御を実行可能な冗長ビット列を生成して、情報ビット列と冗長ビット列とを含む符号語を生成する符号化部とを備える。 - 特許庁

Furthermore, the threshold α is controlled corresponding to an output bit rate.例文帳に追加

さらに、出力ビットレートに応じて閾値αを制御する。 - 特許庁

Matrixes He, Hd, Ir are unit matrixes, (He, Hd) expresses an information bit part and Ir expresses an inspection bit part.例文帳に追加

Ｈｅ、Ｈｄ、Ｉｒは単位行列であり、（Ｈｅ，Ｈｄ）は情報ビット部分を、Ｉｒは検査ビット部分を表す。 - 特許庁

To reduce encoding of a useless cleanup pass and to improve encoding efficiency in a coefficient bit modeling part of a JPEG 2000 encoding device.例文帳に追加

JPEG2000符号化装置のCoefficient bit modeling部において、無駄なCleanup passの符号化を削減することができ、符号化の効率を向上させること。 - 特許庁

(ii) Bit line crosses word gate and control gate.例文帳に追加

（ｉｉ）ビット線を、ワードゲートおよびコントロールゲートに交差させること。 - 特許庁

To perform accurately signal evaluation using an index correlating directly to a bit error rate by bit detection of PRML.例文帳に追加

ＰＲＭＬのビット検出によるビットエラーレートに直接相関のある指標を用いて精度良く信号評価を行う。 - 特許庁

The bit inversion position of inputted data is obtained and the second table is used in accordance with the bit inversion position.例文帳に追加

入力されたデータのビット反転位置を求め、そのビット反転位置に応じて上記第２テーブルを使うようにする。 - 特許庁

To restrain a bit count rate in information indicating CIP encoding included in a bit stream to a low level in the CIP encoding.例文帳に追加

ＣＩＰ符号化において、ビットストリームに含まれるＣＩＰ符号化を示す情報のビット数の率を低く抑える。 - 特許庁

At cutting back of the bit number of digital signals, the output of a bit cut-back device 104 is made to conduct negative feedback by using a subtractor 102.例文帳に追加

ディジタル信号のビット数を削減する際に、ビット削減器104の出力を、減算器102を用いて負帰還させる。 - 特許庁

The bit error inspecting device 100 is equipped with a test signal generating means 10 and bit error detecting means 21 and 22.例文帳に追加

ビットエラー検査装置１００は、テスト信号生成手段１０と、複数のビットエラー検出手段２１，２２とを備える。 - 特許庁

To provide a bit error measuring apparatus capable of supporting the ease of an analysis of causes of the occurrence of an error bit.例文帳に追加

誤りビットが発生する要因を容易に解析することを支援できるビット誤り測定装置を提供すること。 - 特許庁

INFORMATION REPRODUCING METHOD AND DEVICE FOR BIT-PATTERNED RECORDING MEDIUM例文帳に追加

ビットパターン記録媒体の情報再生方法及び装置 - 特許庁

The inversion bit selects "1" or "0" in accordance with conditions.例文帳に追加

反転ビットは、条件に応じて、“１”又は“０”を選択する。 - 特許庁

A bit line is connected to one end of the selection transistor.例文帳に追加

ビット線は、前記選択トランジスタの一端に接続される。 - 特許庁

A logical arithmetic operation is applied to the data Ks (IR) to produce an arithmetic value, and an initial value of an internal vector data V is replaced sequentially by the arithmetic value on bit-by-bit basis.例文帳に追加

データＫs（IR）に関する論理演算を行い、内部ベクトルデータＶの１バイトずつを順次に置換する。 - 特許庁

To suppress the voltage drop of a main bit line which occurs at the time of read-out of a memory cell or at the time of charge of a sub-bit line.例文帳に追加

メモリセルの読み出し時又は副ビット線の充電時に発生する、主ビット線の電圧降下を抑制する。 - 特許庁