「FLOATING GATE」に関連した英語例文の一覧と使い方(27ページ目) - Weblio英語例文検索

Energy level on the bottom of conduction band of the floating gate is set lower than the energy level on the bottom of conduction band in the channel forming region of the semiconductor substrate, in order to enhance carrier injection properties thus enhancing the charge retention characteristics.例文帳に追加

半導体基板のチャネル形成領域の伝導帯の底のエネルギーレベルより、浮遊ゲートの伝導帯底のエネルギーレベルを低くすることにより、キャリアの注入性を向上させ、電荷保持特性を向上させるためである。 - 特許庁

To provide a floating gate semiconductor storage device which operates fast with a low voltage and its manufacturing method by decreasing the resistance of a bit line by shortening the total distance of a buried diffusion layer in the bit-line direction.例文帳に追加

ビットライン方向の埋め込み拡散層の総延長距離を短縮して、ビットラインの電気抵抗を低減することにより、高速、低電圧で動作するフローティングゲート型半導体記憶装置およびその製造方法を提供する。 - 特許庁

A memory cell structure for a memory device includes a read transistor 120 having a floating gate node FG, a tunneling capacitor 130 having a first programming terminal 160, and a coupling capacitor stack 200 having a second programming terminal 150.例文帳に追加

メモリデバイス用メモリセル構造は、フローティングゲートノードＦＧを有したリードトランジスタ１２０と、第１プログラミング端子１６０を有したトンネリングコンデンサ１３０と、第２プログラミング端子１５０を有したカップリングコンデンサスタック２００とを具備する。 - 特許庁

The page mode flash memory or floating gate memory device includes a page buffer 11 based on constant current bit latch which can perform efficiently program process, program verification, read-out and erasure verification process during page mode operation.例文帳に追加

本発明のページ・モード・フラッシュ・メモリーあるいはフローティング・ゲート・メモリー・デバイスは、ページ・モード動作中に効率よくプログラム・プロセス、プログラム検証、読出し及び消去検証プロセスを可能にする定電流ビット・ラッチに基づくページ・バッファ11を含む。 - 特許庁

Since the signal input electrodes 5 are formed on the Si substrate, the insulation film between the signal input electrodes 5 and the floating gate electrode 3 can be made extremely thin and high integration of elements can be realized.例文帳に追加

信号入力用電極５を該Ｓｉ基板上に形成したことによって、信号入力用電極５とフローティングゲート電極３との間の絶縁膜を極めて薄くすることができ、素子の高集積化が可能となる。 - 特許庁

A gate electrode or an isolated floating electrode formed in the same layer as the drain electrode overlaps with the common electrode or the pixel electrode via an insulating film at a zigzag bent section of the common electrode or the pixel electrode.例文帳に追加

ゲート電極、またはドレイン電極と同層で形成した孤立フローティング電極が、共通電極または画素電極のジグザグの屈曲部において、絶縁膜を介して共通電極または画素電極と重なり合っている。 - 特許庁

To provide a highly reliable non-volatile memory element and a manufacturing method thereof, in which the generation of a leakage current between cells is prevented by suppressing the generation of a void in a device isolation layer when forming a conductive layer for a floating gate.例文帳に追加

フローティングゲート用導電膜の形成時に、素子分離膜内のボイドの生成を抑制することで、セルとセル間の漏れ電流を防止して信頼性の高い不揮発性メモリ素子およびその製造方法を提供する。 - 特許庁

The end 4b at both ends of a recess 4a of the silicon oxide film 4 is set in a way that a film thickness d1 of the part opposed to the active region 3 and floating gate electrode 6 is almost equal to the film thickness d2 of the electrode insulating film 7.例文帳に追加

シリコン酸化膜４の凹部４ａの両端の端部４ｂは、活性領域３および浮遊ゲート電極６と対向する部分の膜厚ｄ１が電極間絶縁膜７の膜厚ｄ２とほぼ同じに設定される。 - 特許庁

The control gate electrode 6 is formed in the laminated structure of an n-type polysilicon film 21a and a p-type polysilicon film 19a, and the p-type polysilicon film 19a is formed in the region sandwiched by the adjacent floating gate electrodes 4 to fill the region lower than the location at least on the principal front surface of the semiconductor substrate 1.例文帳に追加

そのコントロールゲート電極６は、ｎ型ポリシリコン膜２１ａとｐ型ポリシリコン膜１９ａとの積層構造とされ、ｐ型ポリシリコン膜１９ａは、隣接するフローティングゲート電極４によって挟まれた領域において、少なくとも半導体基板１の主表面の位置から下方の領域を充填するように形成されている。 - 特許庁

The insulating film is properly used as a capacitive insulating film in a semiconductor device comprising a memory cell including a capacitor element having the capacitive insulating film between an upper electrode and a lower electrode, or as an intergate insulating film in a semiconductor device comprising a nonvolatile memory device having the intergate insulating film between a control gate electrode and a floating gate electrode.例文帳に追加

例えば、上部電極と下部電極の間に容量絶縁膜を有するキャパシタ素子で構成されたメモリセルを備える半導体装置における容量絶縁膜や、コントロールゲート電極とフローティングゲート電極の間にインターゲート絶縁膜を有する不揮発性メモリ素子を備えた半導体装置におけるインターゲート絶縁膜として好適である。 - 特許庁

The image sensor further comprises a first conductivity-type first channel region aligned under the transfer gate in the substrate, a second conductivity-type second channel region located between the transfer gate and the first channel region in the substrate, and a floating diffusion region which is located in the substrate and is in electrical contact with the second channel region.例文帳に追加

イメージセンサーは、基板で、トランスファゲートの下にアラインされている第１導電型の第１チャンネル領域と、基板で、トランスファゲートと第１チャンネル領域との間に位置した第２導電型の第２チャンネル領域と、基板に位置し、第２チャンネル領域に電気的に接しているフローティング拡散領域とを更に含むイメージセンサーである。 - 特許庁

To provide a nonvolatile memory element capable of reducing the area of cells, while preventing an increase in the channel length of the nonvolatile memory cell due to the formation of a selector gate on both walls of a floating gate, and preventing a reduction in cell current, and to provide its manufacturing method and a manufacturing method of semiconductor elements using the same.例文帳に追加

選択ゲートがフローティングゲートの両方の壁に形成されて不揮発性メモリセルのチャネル長が増加するのを防止して、セル電流が減少することを防止しながら、セルの面積を減少させることのできる不揮発性メモリ素子、その製造方法及びこれを利用した半導体素子の製造方法を提供すること。 - 特許庁

An insulation film 31 with a thickness equal to or larger than that of a gate-insulated film 13 and thinner than an interlayer insulation film covering a gate electrode 14 is formed on the surface of a floating p-region 7, and an emitter potential region 32 with emitter potential applied is formed on it, thereby forming a relatively large capacitor between the region 7 and an emitter electrode 11.例文帳に追加

浮遊ｐ領域７の表面上に、ゲート絶縁膜１３と同じかそれよりも厚く、かつゲート電極１４を覆う層間絶縁膜よりも薄い絶縁膜３１を設け、その上にエミッタ電位が印加されるエミッタ電位領域３２を設けることにより、浮遊ｐ領域７とエミッタ電極１１との間に比較的大きなキャパシタを形成する。 - 特許庁

A memory transistor MT as a memory cell of a semiconductor memory device is provided with a drain region 7, and a source region 9 that are formed in a silicon layer of an SOI substrate, a floating channel body formed in a silicon layer among the drain and source regions, and a gate electrode (word line WL) arranged on the channel body with a gate insulating film in between.例文帳に追加

半導体メモリ装置のメモリセルである記憶トランジスタＭＴは、ＳＯＩ基板のシリコン層に形成されたドレイン領域７及びソース領域９と、これらの領域の間のシリコン層に形成されたフローティングのチャネルボディと、チャネルボディ上にゲート絶縁膜を介して配置されたゲート電極（ワード線ＷＬ）と、で構成される。 - 特許庁

A conductive film 3 functioning as a control gate electrode CG, an insulating film 4 between the conductive films which contains a high dielectric film, and a conductive film 5 comprising polycrystalline silicon to which a dopant by phosphorus, arsenic, or boron is added and functioning as a floating gate electrode FG are formed one by one on a silicon substrate 1 through a silicone oxide film 2.例文帳に追加

シリコン基板１上にシリコン酸化膜２を介して、制御ゲート電極ＣＧとして機能する導電膜３、高誘電体膜を含有した導電膜間絶縁膜４、リン、砒素またはボロンによる不純物を添加した多結晶シリコンから構成され、浮遊ゲート電極ＦＧとして機能する導電膜５を順に形成する。 - 特許庁

In an Insulated Gate Bipolar Transistor (IGBT) provided with a pair of main electrodes (emitter-collector electrodes) and a trench gate electrode 32 controlling the on-off state of the electric current flowing between a pair of the main electrodes, an n-type floating semiconductor region is formed in a body region 28 side from the bonding interface of the body region 28 and a drift region 26.例文帳に追加

一対の主電極（エミッタ・コレクタ電極）と、その一対の主電極間を流れる電流のオン・オフを制御するトレンチゲート電極３２を備えているＩＧＢＴ(Insulated Bipolar Transistor)において、ボディ領域２８とドリフト領域２６の接合界面よりボディ領域２８側にｎ型のフローティング半導体領域が形成されていることを特徴としている。 - 特許庁

A barrier film of a silicon nitride film 39D is set under an interlayer insulating film 39, comprising an SOG film which coats a floating gate 34 and a control gate 36, etc., so that even if H or OH contained in the SOG film diffuses, it will not be trapped by a tunnel oxide film for improved trap up rate.例文帳に追加

本発明の不揮発性半導体記憶装置は、フローティングゲート３４とコントロールゲート３６等を被覆するＳＯＧ膜を含む層間絶縁膜３９下面にシリコン窒化膜３９Ｄによるバリア膜が介在することで、ＳＯＧ膜に含まれるＨあるいはＯＨが拡散しても、トンネル酸化膜３３にトラップされなくなり、トラップアップレートが改善する。 - 特許庁

To provide a highly reliable non-volatile semiconductor memory device capable of improving the inversion pressure resistance of a field transistor and the pressure resistance of an insulating film between a floating gate and a control gate, by protecting an element isolation region or producing method for non-volatile semiconductor memory device capable of improving throughput by protecting element isolation without using a lithography process.例文帳に追加

素子分離領域を保護することにより、フィールドトランジスタの反転耐圧及び浮遊ゲート・制御ゲート間絶縁膜の耐圧を向上出来る、高信頼性の不揮発性半導体記憶装置、またはリソグラフィ工程を用いずに素子分離を保護することで、スループットを向上できる不揮発性半導体記憶装置の製造方法を提供すること。 - 特許庁

On the side face of a control gate electrode 13 which corresponds to a first active region 12A, where the control gates 13 are facing each other, a first floating gate electrode 14A is formed through an interposed tunnel insulation film, extending over the center line of an isolation region 11 to the second active region 12B side.例文帳に追加

制御ゲート電極１３における第１の活性領域１２Ａと対応し且つ制御ゲート電極１３同士が互いに対向する側の側面には、トンネル絶縁膜を介在させた第１の浮遊ゲート電極１４Ａが素子分離領域１１の中心線を越えて第２の活性領域１２Ｂ側にまで延びるようにるように形成されている。 - 特許庁

To provide a flash memory element manufacturing method for which can minimize the interference effect between adjacent cells, and can improve a coupling ratio by increasing the contact area between a dielectric film and a floating gate, and can make the coupling ratio increased, a gate oxide film in a high voltage transistor area thicker than that of the tunnel oxide film in a cell area too.例文帳に追加

隣接セル間の干渉効果を最小化することができ、誘電体膜とフローティングゲートの接触面積を増加させてカップリング比を向上させることができ、セル領域のトンネル酸化膜より厚い高電圧トランジスタ領域のゲート酸化膜によってもカップリング比を増加させることが可能なフラッシュメモリ素子の製造方法の提供。 - 特許庁

Plural memory cells are divided into blocks of one or more, memory cells in each block are provided on the same semiconductor substrate 10, and a memory cell is composed of a field effect transistor having a source 14a, a drain 14b, a floating gate 16, and a control gate 18, and their sources are commonly coupled so as to be connected electrically.例文帳に追加

複数のメモリセルは１以上のブロックに分割され、各ブロック内のメモリセルは、同一の半導体基体１０上に設けられ、ソース１４ａ・ドレイン１４ｂ、浮遊ゲート１６および制御ゲート１８を有する電界効果トランジスタによりそれぞれ構成され、それらのソースが互いに電気的に接続されるように共通に繋がっている。 - 特許庁

In the memory cell with a transistor on the floating body region, its lower surface is isolated by bonding, the bonding is non-flat and has a projection 40 towards the surface of the transistor, and the projection 40 is projected towards a gate substantially below the gate region 6 of the transistor.例文帳に追加

接合によってその下面が隔離されたフローティングボディの領域上に１つのトランジスタを有するメモリセルにおいて、該接合が非平面であり、前記接合は前記トランジスタの表面に向けて突出部４０を有し、前記突出部４０は前記トランジスタのゲート領域６の略下方のゲートに向けて突出していることを特徴とするメモリセルを提供する。 - 特許庁

The intermediate stage circuit 200 includes floating constant current sources MP22 and MN22 connected to a node N1, a transistor MP23 in which a bias voltage is supplied to a gate, and a constant current source MP21 connected to the node N1 through the transistor MP23.例文帳に追加

中間段回路２００は、ノードＮ１に接続される浮遊定電流源ＭＰ２２及びＭＮ２２と、バイアス電圧がゲートに供給されるトランジスタＭＰ２３と、トランジスタＭＰ２３を介してノードＮ１に接続される定電流源ＭＰ２１とを備える。 - 特許庁

In write operation for a memory cell transistor 10, write for the memory cell transistor 10 is performed by utilizing only capacity formed in a parasitic capacity 13 of the bit lines 12 and injecting electric charges filled in the capacity to a floating gate.例文帳に追加

メモリセルトランジスタ１０への書き込み動作において、ビット線１２の寄生容量１３で形成された容量のみを利用して、その容量に充填された電荷を、フローティングゲートに注入することにより、メモリセルトランジスタ１０への書き込みを実行する。 - 特許庁

A device for storing data has an automatic data confirming circuit which is connected to a page buffer and a bit line, also the circuit is provided with a confirmation logic comprising a sense latch connected to a floating gate cell in a bit latch and a memory array, and reads memory data from the cell.例文帳に追加

データ記憶用装置は、自動データ確認回路を有し、この回路はページバッファとビットラインに接続されていて、また、ビットラッチとメモリアレイ内のフローテングゲートセルとに接続されたセンスラッチを含む確認論理があって、該セルからメモリデータを読取る。 - 特許庁

The scanning period T for each gate is divided into T1 and T2, and excessive electric charge caused by floating capacity, is discharged by applying the scanning voltage to the sub-electrode 162a during T1, and the scanning voltage is applied to the sub-electrode 162b during successive T2.例文帳に追加

各ゲート電極の走査時間ＴがＴ_1とＴ_2からなり、Ｔ_1ではサブ電極１６２ａに走査電圧を印加して浮遊容量による余分な電荷を放出し、引き続くＴ_2ではサブ電極１６２ｂに走査電圧を印加する。 - 特許庁

In the element isolation regions, a first element isolation insulation film 8 is applied from the inner surface of the element isolation trench to the side face of the floating gate electrode, and a second element isolation insulation film 9 is so applied as to fill in an upper recess of the first element isolation insulation film 8.例文帳に追加

そして、素子分離領域は、素子分離溝内面から浮遊ゲート電極側面部まで形成された第１の素子分離絶縁膜８と、その上面側凹部を埋め込むように第２の素子分離絶縁膜９が塗布されてなる。 - 特許庁

By forming a lower electrode 20 of a capacitive element section self-alignedly with a trench section on a field oxide film 15, the lower electrode 20 and a floating gate electrode 60 of a memory cell section can be formed simultaneously in one and the same process.例文帳に追加

フィールド酸化膜１５上において、トレンチ部と自己整合させながら容量素子部の下部電極２０を形成することにより、下部電極２０とメモリセル部の浮遊ゲート電極６０とを同一工程で同時に形成できるようにする。 - 特許庁

To provide a method of a fabricating a flash memory device that can reduce an interference phenomenon between memory cells adjacent to each other by forming a floating gate with a structure with multiple layers of conductive films stacked therein.例文帳に追加

本発明は、フローティングゲートを多層の導電膜が積層された構造で形成して隣接するメモリセル間の干渉現象を減少させることが出来るフラッシュメモリ素子の製造方法を提供することを可能にすることを目的としている。 - 特許庁

The transistors both are transistors having MFMIS structure, at the time of writing data, voltage is applied directly to a floating gate electrode FG of the transistor from a pair of bit line BLP1 through a pair of selecting transistor WTP11 for write-in.例文帳に追加

該トランジスタは、ともにＭＦＭＩＳ構造のトランジスタであり、データ書き込み時には、該トランジスタのフローティングゲート電極ＦＧに対し、書込み用セレクトトランジスタ対ＷＴＰ１１を介して、ビットライン対ＢＬＰ１から、直接的に電圧を印加する。 - 特許庁

In the semiconductor device, a plurality of memory cells each composed of a memory transistor having a floating gate electrode FG and a control transistor connected to the memory transistor in series are arranged in an array shape in X and Y directions on the main surface of a semiconductor substrate.例文帳に追加

フローティングゲート電極ＦＧを有するメモリトランジスタとこのメモリトランジスタに直列に接続された制御トランジスタとで構成されたメモリセルを、半導体基板の主面にＸ方向およびＹ方向にアレイ状に複数配列させる。 - 特許庁

The semiconductor device has a floating gate electrode 130 and includes an OTPROM capacitor which is equipped with a MOS transistor positioned on a memory cell region, a lower electrode 184 laminated in order, an upper inter-metal dielectric film 200, and an upper electrode 214.例文帳に追加

浮遊ゲート電極１３０を具備し、メモリセル領域に配置されるＭＯＳトランジスタと、順次に積層された下部電極１８４、上部金属間絶縁膜２００、及び上部電極２１４を具備するＯＴＰＲＯＭキャパシタを含む。 - 特許庁

When the nonvolatile semiconductor memory device 1 is manufactured, an insulating film to be the tunnel insulating film 14 is formed and then an electrode layer to be the floating gate 15 is deposited by a catalytic CVD method.例文帳に追加

また、この不揮発性半導体記憶装置１を製造するにあたり、トンネル絶縁膜１４となる絶縁膜を形成した後に、フローティングゲート１５となる電極層を触媒ＣＶＤ法により堆積形成する工程を有して製造を行う。 - 特許庁

To provide a method for controlling a non-volatile semiconductor memory having a floating gate by which the dispersion of the threshold values of each cell in a memory cell array can be suppressed, the controllability of threshold distribution can be improved, and program speed can be improved.例文帳に追加

浮遊ゲートを有する不揮発性半導体メモリにおいて、メモリセルアレイ内の各セルの閾値のばらつきの抑制と、閾値分布の制御性の向上と、プログラム速度の向上を図れる不揮発性半導体メモリの制御方法を提供する。 - 特許庁

To provide a method of forming a floating gate of a flash-memory device capable of perfectly eliminating the influence on a moat and EFH, simplifying the manufacturing process, and solving the wafer stress by a nitride film, to effectively enhance the coupling ratio of the flash-memory device.例文帳に追加

モウト及びEFHに対する効果を完全に除去するうえ、工程の単純化及び窒化膜によるウェーハストレスを解決し、フラッシュメモリ素子のカップリング比を効果的に向上させることが可能なフラッシュメモリ素子のフローティングゲート形成方法を提供する。 - 特許庁

To form a conductive film in self-matching manner that can be used as a floating gate electrode by using an element separation insulating film, and to provide a technology capable of forming a conductive film that can be used as a semiconductor element such as a diode element.例文帳に追加

フローティングゲート電極として利用できる導電膜を素子分離絶縁膜を利用して自己整合的に形成すると同時に、ダイオード素子等の半導体素子として利用できる導電膜を形成することが可能な技術を提供する。 - 特許庁

To provide a method for increasing the total amount of injection of electric charges for a floating gate by preventing excessive large electric field from being applied to a tunnel oxide film and a capacitance insulation film in a test of an electric charges holding characteristic of a nonvolatile semiconductor memory.例文帳に追加

不揮発性半導体記憶装置の電荷保持特性の検査において、トンネル酸化膜や容量絶縁膜に過剰に大きい電界が印加されないようにして、浮遊ゲートへの電荷注入総量を多くする方法を提供する。 - 特許庁

In the memory device having a floating gate type memory cell array transistor, a boosting ratio of a boost voltage-generating circuit is set to be variable so that a value of a boost voltage for driving a word line at the read time is constant in accordance with a level of a source voltage.例文帳に追加

フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。 - 特許庁

The semiconductor memory device has a tapered field oxide film 31 formed on a semiconductor substrate, and a reversely tapered floating gate 32 which is formed between the tapered field oxide films 31 on a semiconductor substrate.例文帳に追加

半導体基板上に形成された順テーパー状のフィールド酸化膜３１と、半導体基板上であって、かつこの順テーパー状のフィールド酸化膜３１の間に形成された逆テーパー状の浮遊ゲート３２とを有する半導体記憶装置。 - 特許庁

To provide a trench MCS semiconductor device equipped with a gate of MOS structure provided inside the trench, in which a floating well is not formed on the periphery without sacrificing an active area and deteriorating the device in withstand voltage characteristics.例文帳に追加

トレンチ内に設けられたＭＯＳ構造のゲートを有するトレンチ型ＭＯＳ半導体装置において、活性面積を犠牲にすることなく、また耐圧特性を劣化させることなく、外周にフローティングウェルを作らない構造を提供する。 - 特許庁

The method is for forming an array of floating gate memory cells, each provided with a trench formed in the surface of a semiconductor substrate and with the source and drain regions separated from each other with a channel region formed in between, and the array is formed by using this method.例文帳に追加

半導体基体の表面に形成されたトレンチと、チャンネル領域が間に形成された離間されたソース及びドレイン領域とを各々備えたフローティングゲートメモリセルのアレーを形成する方法、及びそれにより形成されたアレー。 - 特許庁

The floating gate electrode 12 is so formed that its plane shape has a width W in a y direction in a part and has a width narrower than the width W in the other part by forming a recess formed by denting a side surface directed to the y direction.例文帳に追加

浮遊ゲート電極１２の平面形状は、一部においてｙ方向に幅Ｗを有する一方、他の部分においてｙ方向を向いた側面をくぼませた凹部を設けることにより、幅Ｗよりも狭い幅を有するように形成されている。 - 特許庁

In each of active regions AA, serially connected memory cell transistors M1-M16 are formed by providing impurity diffusion layers to become source and drain regions so as to sandwich the floating gate FG and the control gates CG1-CG16.例文帳に追加

活性領域ＡＡには、上記浮遊ゲートＦＧ及び制御ゲートＣＧ１〜ＣＧ１６を挟むように、ソース、ドレイン領域となる不純物拡散層が設けられることで、直列接続されたメモリセルトランジスタＭ１〜Ｍ１６が形成されていることを特徴としている。 - 特許庁

There is provided a flash memory cell 1A consisting of an FET transistor with a floating gate 20 on a semiconductor on-insulator substrate comprising a thin film of semiconductor material separated from a base substrate 5 by an insulating BOX layer, the transistor having, in the thin film, a channel 4.例文帳に追加

絶縁ＢＯＸ層によってベース基板５から分離された半導体材料からなる薄膜を備えた半導体・オン・インシュレータ基板上の、フローティングゲート２０を備え薄膜内にチャネル４を有するＦＥＴトランジスタからなるフラッシュメモリセル１Ａに関する。 - 特許庁

This device comprises a memory cell unit including a memory cell transistor, comprising a layered structure of floating gates (5, 11) and control gates (14), and the selective gate transistor where one side (23) of a source/ drain diffusion layer region is connected to a bit line or a source line and the other side (24) is connected to the memory cell unit.例文帳に追加

浮遊ゲート(5,11)と制御ゲート(14)との積層構造を有するメモリセルトランジスタを含むメモリセルユニットと、ソース／ドレイン拡散層領域の一方(23)がビット線またはソース線に接続され、他方(24)がメモリセルユニットに接続された選択ゲートトランジスタとを具備する。 - 特許庁