「Metal gate」に関連した英語例文の一覧と使い方(28ページ目) - Weblio英語例文検索

As the auxiliary gate logic is composed of logic gates smaller than the standard cell logics, production economy following a standard cell ASIC array is possible, and as only an uppermost metal level is unrequired for changing, it is possible to repair economically and promptly logic errors and to realize changes of logic functionality.例文帳に追加

予備ゲート論理は標準のセル論理よりも少ない論理ゲートからなるので、標準セルＡＳＩＣアレイに伴う生産の経済性が可能になり、最上位金属レベルしか変更不要なので、経済的かつ迅速に論理エラーを修理し、論理機能性の変更を実現できる。 - 特許庁

The heating mechanism 20 is composed of a heating part 21 at a front surface side mounted at a hand 17a of one six axis articulated robot 17 arranged on a gate shaped carriage 14 moving along the metal plate mounting part 2 and a heating part 22 at a rear surface side mounted at a hand 18a of the other six axis articulated robot 18.例文帳に追加

加熱機構２０は、金属板載置部２に沿って移動する門型台車１４上に設けた一方の６軸多関節ロボット１７のハンド１７ａに装着した表面側加熱部２１と、他方の６軸多関節ロボット１８のハンド１８ａに装着した裏面側加熱部２２とから成っている。 - 特許庁

Thereby, the above antenna ratios become the same between the pairing transistors, and plasma-caused damages made from the sides of the sixth metal- wiring layers 15a, 15b to the gate oxide films 2a, 2b can be also set the same between both of the transistors.例文帳に追加

このため、ペアリングトランジスタ間では上述のアンテナ比が同一となり、プラズマ処理に際し、第６の金属配線層１５ａおよび１５ｂの側面からゲート酸化膜２ａおよび２ｂに加えられるプラズマ誘起ダメージも両トランジスタ間で同一に設定される。 - 特許庁

As a concentration portion of bending stress upon the gate cutting after the molding is dispersed to the tip portion of the plated wiring 8 and the resin introduction portion 6a, the generation of the crack of the wiring board 3 is eliminated so that the disconnection of the metal wiring 2 in the board can be prevented.例文帳に追加

モールド後のゲートカット時の曲げ応力の集中部は、メッキ配線８の先端部と樹脂導入部６ａとに分散するので、配線基板３のクラックの発生をなくし、基板内部の金属配線２の断線を防止できる。 - 特許庁

After inserting an armature for fuel injection valve movable body, which is a sintered compact which is molded by a metal injection molding method and sintered, to a receiving jig, the receiving jig is fitted by a pressing jig and a gate part remaining at an outer peripheral of the armature is removed by a shaving processing for pressing.例文帳に追加

金属射出成形法により成形され、焼結された焼結体である、燃料噴射弁可動体用アーマチュアを受け治具に装入したのち、該受け治具に押し治具を嵌合し、押圧するシェービング加工により、アーマチュアの外周に残存するゲート部を除去する。 - 特許庁

For the capacitor structure of an integrated circuit, a nonvolatile memory cell 10 which has embodied on embedded capacitor structure 12 includes a metal oxide semiconductor(MOS) path transistor 14 made of a source region 16 and a drain region 18 made in a substrate 20, and a gate 22.例文帳に追加

埋め込みコンデンサ構造１２を具現化した不揮発性メモリ・セル１０には、基板２０に形成されたソース領域１６及びドレイン領域１８によって形成される金属酸化物半導体（ＭＯＳ）パス・トランジスタ１４と、ゲート２２も含まれている。 - 特許庁

The method is provided for manufacturing the thin film transistor, and includes the steps of forming the metal oxide film 2 by performing the sputtering without heating a substrate 1, and forming constituents such as a channel layer 3, a source electrode 4, a drain electrode 5 and a gate electrode 1 on the substrate followed by applying heat treatment.例文帳に追加

基板１の加熱を行わずに上記スパッタを行って上記金属酸化膜３を形成し、上記チャネル層３、ソース電極４、ドレイン電極５及びゲート電極２の各要素を基板上に形成した後、熱処理を施すことを特徴とする薄膜トランジスタの製造方法を提供する。 - 特許庁

To prevent loss in an SAC nitride film formed on an upper portion of a gate and improve the hump characteristics of a transistor in a planarizing process of an interlayer dielectric for subsequent formation of a contact plug, even if a surface roughness exists on a metal silicide layer.例文帳に追加

金属シリサイド層に表面粗さが存在しても、後続のコンタクトプラグの形成のための層間絶縁膜の平坦化工程の際、ゲートの上部に形成されたSAC窒化膜の損失を防止し、トランジスタのハンプ特性を改善すること。 - 特許庁

In the thin-film transistor 10, a gate electrode 2, an organic insulation layer 3, a metal oxide insulation layer 4, and a channel layer 6 are arranged in this order on the surface of a substrate 1, and a source electrode 7 and a drain electrode 8 are arranged on the surface of the channel layer 6.例文帳に追加

薄膜トランジスタ１０は、基板１の表面に、ゲート電極２、有機物絶縁層３、金属酸化物絶縁層４及びチャネル層６がこの順に配置され、該チャネル層６の表面にソース電極７及び前記ドレイン電極８が配置された構成となっている。 - 特許庁

Thus, the gate electrode of the constant current cell U is connected to a substrate and a well, etc. via a diode constituted of the dummy transistors D, and an electric charge produced in the metal wire by the plasma etching, etc. is discharged to the substrate, etc. via the diode.例文帳に追加

これにより、定電流セルＵのゲート電極がダミートランジスタＤで構成されるダイオードを介して基板やウエル等に接続され、プラズマエッチング等でメタル配線に生じた電荷はこのダイオードを介して基板等に放電される。 - 特許庁

In the semiconductor device, p-type regions on which a metal electrode is placed via an insulating film and which has high impurity concentration in a gate pad electrode region, are formed into a structure in which the regions are mutually connected on a surface by ion implantation and thermal diffusion from a plurality of isolated surface regions.例文帳に追加

ゲートパッド電極領域内であって、金属電極が絶縁膜を介して載置される高不純物濃度のｐ型領域が、複数の分離表面領域からのイオン注入と熱拡散とにより表面で相互に連結した構造にされている半導体装置とする。 - 特許庁

An island-shaped metal pattern 71 comprising the gate electrode 71A and its extension portion 71B substantially form electric capacity only with the one lead-out wiring 12-1, so that no undesirable interference is caused between the lead-out wires 12, i.e. signal lines or scan lines.例文帳に追加

なお、ゲート電極７１Ａ及びその延在部７１Ｂからなる島状金属パターン７１は、実質上、一方の引き出し配線１２−１との間でのみ電気容量を形成するので、引き出し配線１２間、すなわち信号線または走査線同士で、不所望の干渉が生じない。 - 特許庁

The buffer films 14 and 24 of an N-channel MOS transistor and a P-channel MOS transistor which are adjacent to each other are formed integrally, an intermediate metal film 16 is formed on the buffer film of integral structure, and ferroelectric films 12 and 22 and gate electrodes 13 and 23 are provided to the transistors respectively.例文帳に追加

隣接するｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとのバッファ膜１４、２４を一体とし、そのバッファ膜上に中間金属膜１６を設け、それぞれのトランジスタの強誘電体膜１２、２２、ゲート電極１３、２３を設ける。 - 特許庁

After an insulating film 102 containing the metal oxide film of a hafnium oxide, etc., is formed on a semiconductor substrate (101), the surface of the insulating film 102 is processed to the gate electrode by reforming the surface to a metallic film 103 of a hafnium metallic film etc., by performing plasma treatment.例文帳に追加

半導体基板（１０１）上に酸化ハフニウム等の金属酸化膜を含んだ絶縁膜１０２を形成した後、プラズマ処理を行い表面をハフニウム金属膜等の金属膜１０３に改質し、ゲート電極に加工する。 - 特許庁

A lead frame 12 including a header 2 (header part) on which a semiconductor chip 3 (semiconductor element) is mounted and gate leads 4 etc. (lead parts) electrically connected to the semiconductor chip 3 is manufactured by pressing of sheet metal 13 as follows.例文帳に追加

金属薄板１３をプレス加工することにより、半導体チップ３（半導体素子）が搭載されるヘッダ２（ヘッダ部）と、半導体チップ３に対して電気的に接続されるゲートリード４等（リード部）と、を含むリードフレーム１２の製造は、以下のような方法で行われる。 - 特許庁

To eliminate luminance irregularity by suppressing degradation of a display characteristic by increase of parasitic capacitance, and generation of a gradient of crystallinity in laser annealing of a semiconductor layer depending on the layout of a metal layer same as that of a gate electrode under a semiconductor layer.例文帳に追加

寄生容量の増加による表示特性の低下、および半導体層下のゲート電極と同一の金属層のレイアウトに依存する半導体層のレーザアニール時の結晶性の勾配発生を抑制し、輝度ムラを解決すること。 - 特許庁

To provide a lead-free insulating glass material having acid resistance, which is not eroded by the etchant (such as nitric acid) when a metal gate electrode is chemically etched, for the development of an electronic material substrate represented by a field emission type display.例文帳に追加

電界放出型ディスプレイに代表される電子材料基板開発で、金属ゲート電極をケミカルエッチングする際に、そのエッチャント（例えば硝酸など）によって侵食されない耐酸性を有する無鉛絶縁性ガラス材料が求められている。 - 特許庁

The direct lead bonding semiconductor device includes a semiconductor substrate, a surface electrode provided on the surface of the semiconductor substrate, a gate wiring provided on the surface of the semiconductor substrate along with the surface electrode, a metal film provided on the surface electrode, and a lead terminal provided on the metal film.例文帳に追加

ダイレクトリードボンディング方式の半導体装置が、半導体基板と、半導体基板の表面に設けられた表面電極と、半導体基板の表面に表面電極に沿って設けられたゲート配線と、表面電極の上に設けられた金属膜と、金属膜の上に取り付けられたリード端子とを含む。 - 特許庁

A first metal layer 12 is formed by depositing first metal at a first temperature which causes siliciding in a semiconductor region, which contains silicon such as a semiconductor substrate 11 of single-crystal silicon where a source-drain region 21sd is formed, and a gate electrode 21g of polysilicon.例文帳に追加

ソース・ドレイン領域２１ｓｄが形成された単結晶シリコンの半導体基板１１や、ポリシリコンのゲート電極２１ｇのように、シリコンを含む半導体領域においてシリサイド化が生ずる第１の温度にて、その半導体領域に第１金属を堆積することによって、第１金属層１２を形成する。 - 特許庁

An exemplary structure for a gate electrode for a Field Effect Transistor comprises a lower portion 326 formed of a first metal material having a recess 326a and a first resistance; and an upper portion 328 formed of a second metal material having a protrusion 328a and a second resistance, wherein the protrusion extends into the recess, wherein the second resistance is lower than the first resistance.例文帳に追加

電界効果トランジスタのゲート電極の例は、凹部３２６ａを有し、かつ、第一抵抗を有する第一金属材料からなる下側部分３２６と、突起３２８ａを有し、かつ、第二抵抗を有する第二金属材料からなる上側部分３２８とからなり、突起が凹部に延伸し、第二抵抗は第一抵抗より小さい材料で形成される。 - 特許庁

When removal of the first metal film 13A consisting essentially of aluminum whose etching progress speed is higher is ended, etching is completed, so that the first metal film 13A is not excessively removed and an outer side surface of a first layer 13a and an outer side surface of a second layer 13b of a gate electrode 13 are continued in nearly a flush state.例文帳に追加

エッチング進行速度の速いアルミニウムを主成分とする第１金属膜１３Ａの除去が済めば、エッチングが完了するので、第１金属膜１３Ａが過剰に除去されることがなく、ゲート電極１３の第１層１３ａの外側面と第２層１３ｂの外側面は、ほぼ面一状に連なる。 - 特許庁

To provide a reliable method and a device which enable design-keeping transition from an existing non-fin design structure to a functionally identical structure based on a technology of a double-gate fin-base field-effect transistor FinFET in a metal-oxide semiconductor MOS, a device of a complementary metal-oxide semiconductor CMOS, and designing chips of the semiconductors.例文帳に追加

金属酸化物半導体（ＭＯＳ）、相補型金属酸化物半導体（ＣＭＯＳ）のデバイス、並びにそれらのチップ設計に於いて、既存の非フィン設計構造からＦｉｎＦＥＴ（ダブル・ゲート・フィン・ベース電界トランジスタ）技術に基づく機能的に同一の構造に設計を維持したまま移行する事ができる信頼できる方法及び装置の提供。 - 特許庁

The electron emission device 104 is provided with: a cathode electrode 14; a gate electrode 28 arranged to be electrically isolated from the cathode electrode 14; an electron emission portion 20; and a resistive layer 22 electrically connected to the cathode electrode 14 and the electron emission portion 20, the resistive layer 22 being made of a metal oxide or a metal nitride.例文帳に追加

本発明は、カソード電極１４と；カソード電極１４と絶縁されて位置するゲート電極２８と；電子放出部２０と；カソード電極１４と電子放出部２０とに電気的に連結される抵抗層２２とを含み、抵抗層２２は、金属酸化物または金属窒化物から形成される電子放出素子１０４を提供する。 - 特許庁

Lenses of the same shape which are formed by the same metal mold cavity in an injection molding process and provided with the same metal mold number are used as at least one pair of lenses, e.g. fθ lenses 52a, 52b, out of corresponding resin lenses in a lens system and traces of gate parts which may be generated at the time of molding these lenses are arranged in a coincident direction.例文帳に追加

レンズ系において対応する樹脂レンズのうち少なくとも１組、例えばｆθレンズ５２ａと５２ｂとして、射出成形工程において同一の金型キャビティで形成され同一の金型番号が付された同一形状のものを用い、それらを成形時に発生するゲート部の痕跡が一致する方向に配設する。 - 特許庁

To provide a casting mold comprising a pair of casting molds having a gate on a sliding surface so as to perform the closing and opening operation of the mold by sliding it on the sliding surface, which casting mold can prevent that molten metal leaks out between a pair of the closed casting molds and the sliding surface in the closed casting mold, and the molten metal arrives at a cavity from a runner forming space.例文帳に追加

摺動面に湯口が設けられ、その摺動面の上を摺動することで型閉めや型開きが行われる一対の鋳型を備えた鋳型装置に関し、溶湯が、型閉めされた一対の鋳型と摺動面の間に漏れ出してしまうことや、湯道形成空間からキャビティに達してしまうことを防止する。 - 特許庁

The polysilicon film 211 and the exposed gate insulating film 31 are coated with a silicon nitride film, and an opening for forming a polycide structure is formed in the silicon nitride film, and a high melting point metal such as titanium is accumulated, and the high melting point metal is made to react with the polysilicon film 211 so that a silicide film 212 can be formed.例文帳に追加

前記ポリシリコン膜２１１、露出しているゲート絶縁膜３１がシリコン窒化膜で被覆され、シリコン窒化膜にポリサイド構造形成用の開口が設けられた上、チタン等の高融点金属が堆積され、高融点金属がポリシリコン膜２１１と反応してシリサイド膜２１２が形成される。 - 特許庁

A nonvolatile memory element comprises a semiconductor substrate 30 on which source and drain regions 32 and 34 and a channel region 36 are provided, a silicon oxide layer 41 formed on the channel region 36, a transition metal oxide layer 44 comprising a trap particle for trapping an electron on the silicon oxide layer 41, and a gate electrode 48 formed on the transition metal oxide layer 44.例文帳に追加

ソース及びドレイン領域３２、３４とチャンネル領域３６とが設けられた半導体基板３０、チャンネル領域３６上に形成されたシリコン酸化物層４１、シリコン酸化物層４１上に電子をトラップするトラップパーチクルを含む転移金属酸化物層４４、及び転移金属酸化物層４４上に形成されたゲート電極４８を備える不揮発性メモリ素子。 - 特許庁

A non-volatile memory element manufacturing method includes a process of forming a tunnel layer including a metal silicate layer on a semiconductor substrate; a process of forming a charge trap layer on the metal silicate layer; a process of forming a charge block layer on the charge trap layer; and a process of forming a gate layer on the charge block layer.例文帳に追加

半導体基板上に金属シリケート層を含むトンネル層を形成する工程と、前記金属シリケート層上に電荷トラップ層を形成する工程と、前記電荷トラップ層上に電荷ブロック層を形成する工程と、前記電荷ブロック層上にゲート層を形成する工程とを含んで非揮発性メモリ素子製造方法を構成する。 - 特許庁

A gate oxide film 102, a polysilicon layer 103, a barrier metal layer 104, a tungsten layer 105, and a mask layer 106 are formed on a silicon substrate 101 from a lower side successively in this order, a gas N_2+O_2+NF_3 is used as etching gas, and the tungsten and barrier metal layers 105 and 104 are etched by plasma etching.例文帳に追加

シリコン基板１０１の上には、ゲート酸化膜１０２、ポリシリコン層１０３、バリアメタル層１０４、タングステン層１０５、マスク層１０６が下側からこの順で形成されており、エッチングガスとして、Ｎ_2 ＋Ｏ_2 ＋ＮＦ_3のガスを使用し、プラズマエッチングにより、タングステン層１０５及びバリアメタル層１０４をエッチングする。 - 特許庁

An active matrix substrate (substrate for display panel) 1 mounting the IC chip (for instance, gate driver IC4 or source driver IC5) forms first metal wiring layers 14a-14c connected electrically to the terminal of the IC chip on an optical transmissive base substrate (for instance, glass substrate 11) composing it and a second metal wiring layer 12.例文帳に追加

ＩＣチップ（例えば、ゲートドライバＩＣ４又はソースドライバＩＣ５）が実装されるアクティブマトリクス基板（表示パネル用基板）１であって、それを構成する光透過性のベース基板（例えば、ガラス基板１１）上に、ＩＣチップの端子に電気的に接続される第１の金属配線層１４ａ〜１４ｃと、第２の金属配線層１２とを形成する。 - 特許庁

To prevent in the method of manufacturing a semiconductor device that ions are deeply implanted due to channeling by employing a very simplified means on the occasion of forming, with the ion implantation, a source region and a drain region of a MOSFET (Metal-Oxide Semiconductor Field Effect Transistor) where a gate electrode is formed of a columnar crystal metal such as Mo, Al, and W.例文帳に追加

半導体装置の製造方法に関し、Ｍｏ、Ａｌ、Ｗなど柱状結晶のメタルをゲート電極とするＭＯＳＦＥＴのソース領域及びドレイン領域をイオン注入で形成する際、極めて簡単な手段を採ることでイオンがチャネリングに依って深く打ち込まれることを防止できるようにする。 - 特許庁

In the manufacturing method of the semiconductor device, metal silicide films 64 are so formed by a silicide process on a gate electrode 30 and an n^+-type source region 53 of an LDMOSFET as to form no metal silicide film on an n^--type offset drain region 33, an n-type offset drain region 51, and n^+-type drain region 52.例文帳に追加

ＬＤＭＯＳＦＥＴのゲート電極３０およびｎ^+型ソース領域５３上にサリサイド工程により金属シリサイド膜６４を形成し、ｎ^-型オフセットドレイン領域３３、ｎ型オフセットドレイン領域５１およびｎ^+型ドレイン領域５２上にはこの金属シリサイド膜を形成しない。 - 特許庁

A reciprocating type piercing punch unit provided with a die 3 to pierce a hole in a soft metal sheet material in cooperation with a reciprocating punch 2, is provided with a gate 13b of a cleaning means to scrape off a soft metal coagulated matter deposited on the punch in piercing by allowing the punch 2 to be reciprocated.例文帳に追加

往復駆動されるパンチ２と協同して軟質金属シート材に穿孔するダイ３を備えた往復動型穿孔用パンチユニットにおいて、パンチ２が往復動することにより穿孔時に該パンチに凝着した軟質金属凝着物が掻き落とされるクリーニング手段のゲート１３ｂを設ける。 - 特許庁

In a MIS transistor in which a gate electrode formed on the high-k film 4 is constituted by a work function metal film 5 and first and second low resistance films 6 and 7 above it, the grain size of the first low resistance film 6 made of tungsten on the work function metal film 5 is made smaller than the grain size of the second low resistance film 7 on the first low resistance film 6.例文帳に追加

ｈｉｇｈ−ｋ膜４上に形成されるゲート電極を、仕事関数金属膜５とその上部の第一の低抵抗膜６、第二の低抵抗膜７で構成したＭＩＳトランジスタにおいて、仕事関数金属膜５上の、タングステンからなる第一の低抵抗膜６のグレインサイズを前記第一の低抵抗膜６上の第二の低抵抗膜７のグレインサイズより小さくする。 - 特許庁

In an insulating gate type semiconductor device 1 having a current density of ≥1,600 A/cm^2, a metal plate 8 is used as a means for connecting an electrode 2 covering the surface of an element region er with leads 13, 14, 15 and a fixing area of the electrode and the metal plate is 25% or larger in an area of an overlapping part 2o of the electrode.例文帳に追加

１６００Ａ／ｃｍ^２以上の電流密度を有する絶縁ゲート型半導体装置１において、素子領域ｅｒの表面を覆う電極２とリード１３、１４、１５との接続手段接続手段として金属プレート８を用い、電極と金属プレートとの固着面積を電極の重畳部２ｏの面積の２５％以上とする。 - 特許庁

To protect the gate oxide film of an input cell transistor against damages caused by electric charge generated, when a multilayer metal interconnection is formed through an RIE(reactive ion etching) method in a semiconductor integrated circuit device, where output cells and input cells are connected through a multilayer metal interconnection.例文帳に追加

本発明は、出力用セルと入力用セルとの間を、多層メタル配線により接続してなる構成の半導体集積回路装置において、ＲＩＥによって多層メタル配線を形成する際に生じる電荷により、入力用セルのトランジスタのゲート酸化膜が破壊されるのを防止できるようにすることを最も主要な特徴とする。 - 特許庁

Next, a first metal layer 112 is formed in an N-channel MOSFET forming region 106 and the P-channel MOSFET forming region 107 and the first metal layer 112 and the first mask 111 are removed from the P-channel MOSFET forming region 107, thereby exposing the gate insulating film 110B formed in the P-channel MOSFET forming region 107.例文帳に追加

次に、ＮチャネルＭＯＳＦＥＴ形成領域１０６およびＰチャネルＭＯＳＦＥＴ形成領域１０７に第一金属層１１２を形成し、ＰチャネルＭＯＳＦＥＴ形成領域１０７から第一金属層１１２および第一マスク１１１を除去することにより、ＰチャネルＭＯＳＦＥＴ形成領域１０７に形成されたゲート絶縁膜１１０Ｂを露出させる。 - 特許庁

To provide a method of manufacturing a semiconductor device in which the impurity contained in a lower wiring layer is not diffused to a metal silicide gate electrode side even when an insulating layer is heat-treated, and to provide a sputtering target for metal silicide wiring which can suppress the particles generated by charge-up, and its manufacturing method.例文帳に追加

絶縁層の熱処理によっても下層の配線層に含まれる不純物が金属シリサイドのゲート電極側に拡散することがない半導体装置の製造方法、チャージアップによるパーティクルの発生を抑えることができる金属シリサイド配線用スパッタターゲット、及びその製造方法の提供を課題とする。 - 特許庁

The method for manufacturing the semiconductor device comprises the steps of forming an upper gate 16 by partly etching a silicon nitride film layer 15 and a metal layer 14, forming an upper sidewall 17 of a silicon nitride film on a sidewall of the gate 16, etching the layer 13 and the film 12 with the sidewall 17 as a mask, and conducting a sidewall oxidation of the remaining layer 13.例文帳に追加

この半導体装置の製造方法では、シリコン窒化膜層１５およびメタル層１４が部分的にエッチングされて上側ゲート部１６が形成され、その上側ゲート部１６の側壁部にシリコン窒化膜の上側サイドウォール１７が形成され、その上側サイドウォール１７をマスクとして、ポリシリコン層１３およびゲート酸化膜１２がエッチングされるとともに、残留しているポリシリコン層１３の側壁酸化が行われる。 - 特許庁

The CMOS image sensor comprises a color filter layer formed on a semiconductor substrate including a light sensing element region, a gate electrode, an interlayer insulating film, and metal wiring; the infrared ray interception filter formed on the color filter layer; and a microlens formed on the infrared ray interception filter layer.例文帳に追加

本発明によるＣＭＯＳイメージセンサは、光感知素子領域、ゲート電極、層間絶縁膜、金属配線を含む半導体基板上に形成されたカラーフィルタ層と、カラーフィルタ層上に形成された赤外線遮断フィルタと、赤外線遮断フィルタ層上に形成されたマイクロレンズとを含む。 - 特許庁

The integration method allows at least two different thicknesses of metals deposited on a semiconductor substrate such that on some of the CMOS transistors thinner silicide metals are formed and used in the formation of gate contacts, whereas on the other CMOS transistors thicker silicide metals are formed and used in the formation of metal silicide gates.例文帳に追加

本発明の集積化方法によれば、半導体基板上に堆積する金属の厚さを少なくとも２種類にすることができるから、一部のＣＭＯＳトランジスタの上に薄いシリサイド金属を形成してゲート・コンタクトを形成する際に使用し、他のＣＭＯＳトランジスタの上に厚いシリサイド金属を形成して金属シリサイド・ゲートを形成する際に使用することも可能になる。 - 特許庁

To provide an amorphous silicon crystallizing method for crystallizing amorphous silicon in a short time and with suppressing occurrence of crack or warp in a bottom gate type silicon composite having an electrode forming metal film between a substrate and a silicon layer, thereby denaturing the silicon layer to crystal silicon material.例文帳に追加

基板とシリコン層との間に電極形成用金属膜が設けられてなるボトムゲート型のシリコン複合体を、短時間で、クラックや反りの発生を小さく抑制しながら、アモルファスシリコンを結晶化させてシリコン層を結晶シリコンよりなるものに変質させることができるアモルファスシリコンの結晶化方法の提供。 - 特許庁

To provide a method of manufacturing a thin film transistor and the thin film transistor having high mobility, a low threshold voltage and superior On/Off characteristics, by providing a gate insulating layer composed of a polymer insulating layer and an inorganic layer, and providing a metal oxide semiconductor by performing a semiconductor conversion process for a semiconductor precursor material which can apply with solution.例文帳に追加

ポリマー絶縁層及び無機層から構成されるゲート絶縁層を有し、溶液により塗布可能な半導体前駆体材料を用いこれに半導体変換処理を行って金属酸化物半導体を有することにより、移動度が高く、閾電圧が低く、且つ、Ｏｎ／Ｏｆｆ特性が良好な薄膜トランジスタの製造方法及び薄膜トランジスタを提供する。 - 特許庁

The semiconductor device is equipped with: a semiconductor substrate; an active region formed in a tap region 40 of the semiconductor substrate; a transistor region 36; and a silicide wiring region 38; a gate electrode 21 formed on the silicide wiring region 38 down to the transistor region 36; and a metal silicide layer 44a provided on the active region.例文帳に追加

半導体装置は、半導体基板と、半導体基板のタップ領域４０、トランジスタ領域３６、及びシリサイド配線領域３８に形成された活性領域と、シリサイド配線領域３８上からトランジスタ領域３６上に亘って形成されたゲート電極２１と、活性領域上に設けられた金属シリサイド層４４ａとを備えている。 - 特許庁

A surface of a metal is coated with a solution of the thiophene derivative to form a coating film, thereafter a solvent is evaporated from the coating film to generate a structure film having a two-dimensional crystalline arrangement by self-alignment action of the thiophene derivative, and thereby the film has an insulation property and can be used as a base layer of a molecule element or a gate insulating film.例文帳に追加

金属の表面にチオフェン誘導体の溶液を被着させ、塗膜を形成した後、塗膜から溶媒を蒸発させ、チオフェン誘導体の自己整列作用によって二次元結晶性配列を有する構造膜を生成させることにより、該膜は絶縁性であり、分子素子の下地層やゲート絶縁膜として用いることができる。 - 特許庁