「Serial-Parallel」に関連した英語例文の一覧と使い方(25ページ目) - Weblio英語例文検索

The receiver part is provided with a word alignment step or a byte alignment step (321), a deskew step (322), a rate compensation step or a rate matching step (323), an embedded protocol decoder step (324), a byte serial-parallel converter step (325), a byte rearrangement step (326), and a phase compensation step (327) at least.例文帳に追加

受信器部は、ワードアライメント段またはバイトアライメント段（３２１）と、デスキュー段（３２２）と、レート補償段またはレート整合段（３２３）と、埋め込みプロトコルデコーダ段（３２４）と、バイト直並列変換器段（３２５）と、バイト並び替え段（３２６）と、位相補償段（３２７）とを少なくとも含む。 - 特許庁

The address counter 15a stops count-up operation by a test signal TEST, the parallel/serial converting circuit 23 synchronizes with a clock signal FADCK for test and outputs an address for read-out generated by the address counter 15a to the outside by the test signal TEST.例文帳に追加

アドレスカウンタ１５ａはテスト信号ＴＥＳＴによりカウントアップ動作を停止し、パラレル／シリアル変換回路２３はテスト信号ＴＥＳＴにより、アドレスカウンタ１５ａにより生成された読み出し用アドレスをテスト用クロック信号ＦＡＤＣＫに同期して外部に出力する。 - 特許庁

An SP conversion section 4s applies serial-parallel conversion to data of contents read from a storage section 1s of the video server 10s at a transmitter side by number of channels n according to a setting condition of an input setting section 3s, and a transmission section 5s (#1 to #n) transmits the converted data to the video server 10r of a receiver side.例文帳に追加

送信側のビデオサーバ１０ｓの記憶部１ｓから読み出したコンテンツのデータを、ＳＰ変換部４ｓが入力設定部３ｓの設定条件に従ったチャネル数ｎでのシリアル・パラレル変換を行い、送信部５ｓ（＃１〜＃ｎ）から受信側のビデオサーバ１０ｒへ送信する。 - 特許庁

Then the conversion control means 34 allows each of the color conversion means 32a-32d to conduct parallel processing or any of the color conversion means 32a-32d to conduct serial processing selectively for the conversion of the color separate signal into the coloring material signal.例文帳に追加

そして、前記変換制御手段３４は、前記色分解信号を前記色材信号に変換するのにあたって、各色変換手段３２ａ〜３２ｄによる並列処理と、前記複数の色変換手段３２ａ〜３２ｄのいずれか一つによる直列処理とを、選択的に行わせるようにする。 - 特許庁

To reduce an installation space by allowing the transmission/reception of serial signals and parallel signals to/from a pair of space optical transmission devices at the same time to require one system for signal transmission in spite of requiring two systems so far and to reduce cost with transmission in a pair.例文帳に追加

二系統必要であった信号伝送を一系統で行えるよう一対の空間光伝送装置に、シリアル信号とパラレル信号を同時に送受信出来るようにして、設置スペースをより小さくし、且つ１対で伝送することによるコスト削減を目的とする。 - 特許庁

When an input voltage from the AC power source becomes higher exceeding a permissible value, a timing for the triggering circuit to start up a transistor 11 is delayed by connecting in parallel the condenser 6 with a serial circuit of a condenser 23 and a transistor 24, and a rise of a secondary voltage is controlled.例文帳に追加

そして、交流電源からの入力電圧が許容値を超えて大きくなったとき、コンデンサ６にコンデンサ２２とトランジスタ２３との直列回路を並列に接続することでトリガ回路がトランジスタ１１に対して起動をかけるタイミングを遅らせ、２次電圧が高くなるのを制限する。 - 特許庁

The shunt circuit 31 is connected to the heating heater 111 in parallel after discharge for diverting discharge current in the gas discharge tube 101 and is arranged in serial connection between one end part 111a of the heating heater 111 and a ground terminal 51.例文帳に追加

分流回路３１は、放電開始後に、加熱用ヒータ１１１に並列接続され、ガス放電管１０１における放電電流を分流するためのものであり、加熱用ヒータ１１１の一端部１１１ａと接地端子５１との間に直列接続されて設置されている。 - 特許庁

In a communication line 2 for the slave station, 10 central processing units CPU 1 to CPU 10 for 10 control units are connected in parallel, and the 10 central processing units are connected to a bus to which an action command is issued from a host controller 3 in a serial communicable manner.例文帳に追加

スレーブ局内通信回路２が、１０台のコントロールユニットの１０台の中央演算処理装置ＣＰＵ１〜ＣＰＵ１０を並列接続して、１０台の中央演算処理装置を上位コントローラ３からの動作指令が送信されるバスにシリアル通信可能に接続する。 - 特許庁

Next, the first, second, third, fourth, fifth cutting parts of respective circuit terminals 21 are selectively cut off so that the mutually opposing the first, second, third connector connecting parts 25, 26, 27 may be linearly connected for multiple serial connection as well as multiple parallel connection.例文帳に追加

各回路端子２１の第１、第２、第３、第４、第５切断部を選択的に切断し、配線ケーブル５１を用いて、互いに対向する各第１、第２、第３コネクタ接続部２５、２６、２７を直線的に接続して、太陽電池モジュール１を複数、直列に接続すると共に、複数、並列に接続する。 - 特許庁

Wafer transfer information for the wafer transfer module and process control information for the processing module are transmitted through a wafer transfer control and a process control provided to discrete computers and a communication means such as a serial communication, a parallel communication, or TCP/IP module.例文帳に追加

ウェーハ搬送モジュールのウェーハ搬送情報とプロセス・モジュールのプロセス制御情報の伝達は、それぞれ独立のコンピュータに設けられたウェーハ搬送制御部とプロセス制御部を、シリアル通信、パラレル通信あるいはＴＣＰ／ＩＰのいずれかの通信手段によって行う。 - 特許庁

The switching circuit 10 includes rectifying means 13, 14, 16, and 17, and switches 11a, 11b, 11e, and 11d to prevent a transverse current flowing according to a remaining voltage difference of each battery when the serial connection is changed to parallel connection in the battery with the large variation in voltage.例文帳に追加

切換回路１０が、整流手段１３、１４、１６、１７と切換スイッチ１１ａ、１１ｂ、１１ｃ、１１ｄを備え、電圧変動の大きい電池を直列接続から並列接続に切り換えた際の、各電池の残存電圧差に応じて流れる横流を防止した。 - 特許庁

They are given to 1st-n-th processing sections 1171-117n with different timings by 1st-n-th 1/n clock signals 1151-115n and processed, and an n to 1 parallel serial conversion circuit 119 at the post stage assembles the data in respective timings to obtain an n-multiple data 121.例文帳に追加

これらは第１〜第ｎの１／ｎクロック信号１１５_1〜１１５_nによって異なったタイミングで第１〜第ｎの処理部１１７_1〜１１７_nに入力されて処理され、後段のｎ対１並直列変換回路１１９でそれぞれのタイミングでデータの組み込みが行われてｎ多重データ１２１となる。 - 特許庁

The electronic endoscope 1 is provided with a solid-state image pickup element 12, an A/D converter 30 for digitally converting analog image pickup signals from the solid-state image pickup element 12, and a parallel/serial converter 32 for serially converting digital signals parallelly inputted from the A/D converter 30.例文帳に追加

電子内視鏡１は、固体撮像素子１２と、固体撮像素子１２からのアナログ撮像信号をディジタル変換するＡ／Ｄ変換器３０と、Ａ／Ｄ変換器３０からパラレル入力されるディジタル信号をシリアル変換するパラレル／シリアル変換器３２とを有する。 - 特許庁

Cross-width weighting is applied to IDT electrodes 40 of serial arm resonators S1a, S1b, S2c, S3a, d3b to which no capacitor is connected in parallel thereto to form only one maximum point maximizing the cross width in the elastic wave propagation direction.例文帳に追加

キャパシタが並列に接続されていない直列腕共振子Ｓ１ａ、Ｓ１ｂ、Ｓ２ｃ、Ｓ３ａ、ｄ３ｂのＩＤＴ電極４０には、弾性波伝搬方向において、交叉幅が極大となる極大点がひとつのみ形成されるように交叉幅重み付けが施されている。 - 特許庁

In the serial/parallel conversion circuit 140, continuous two pieces of data out of a plurality of pieces of data inputted continuously synchronizing with an internal clock CLK are written simultaneously in mini-arrays being different from each other, the two pieces of data read simultaneously from the different mini-arrays are outputted continuously synchronizing with the internal clock ICLK.例文帳に追加

シリアル−パラレル変換回路１４０は、内部クロックＩＣＬＫに同期して連続的に入力される複数のデータのうち、連続する２つのデータを互いに異なるミニアレイに同時に書き込み、異なるミニアレイから同時に読み出された２つのデータを内部クロックＩＣＬＫに同期して連続的に出力する。 - 特許庁

In such a constitution, it is possible to store all digital signals S102 in the memory 100 and then to read them out with no loss by storing the data (which cannot be stored in the macro 101) of the final cycle whose signals S102 are smaller than the number of bits of serial/parallel conversion into the register 111.例文帳に追加

この構成によって、デジタル信号Ｓ１０２がシリアルパラレル変換のビット数に満たない最終サイクル（メモリマクロ１０１に格納できない）データをシフトレジスタ１１１に格納することにより、デジタル信号Ｓ１０２をラインメモリ１００にすべて格納することができ、ロスなく読み出すことが可能である。 - 特許庁

In the transmitter, transmitting data (STDAT) are serial/parallel converted (103), inverse Fourier transform (104) is executed, a signal (SIFFTO) of a time area is outputted, and one part of the signal (SIFFTO) is copied for a length designated by guard interval length information SIGL, added (105) as a guard interval, and defined as transmitting signal (STX).例文帳に追加

送信装置は、送信データ（Ｓ_ＴＤＡＴ）をシリアル／パラレル変換（１０３）し、逆フーリエ変換（１０４）して時間領域の信号（Ｓ_ＩＦＦＴＯ）を出力し、信号（Ｓ_ＩＦＦＴＯ）の一部をガードインターバル長情報Ｓ_ＩＧＬの指定する長さ分コピーしてガードインターバルとして付加（１０５）し送信信号（Ｓ_ＴＸ）とする。 - 特許庁

To improve inconvenience in which control boards are not standardized into one type, so that productivity does not improve, for there is a form that an elevator control board using serial multiple signal transfer is monitored by an elevator monitoring board using a parallel signal and an output buffer of an interface is needed for every elevator, so that it is impossible to use them effectively.例文帳に追加

直列多重信号伝送を用いたエレベータ制御盤を並列信号を用いたエレベータ監視盤で監視する形態があるため、制御盤が１種類に標準化されず生産性が向上せず、また、インターフェース部の出力バッファを、号機単位で必要とし、有効活用できない。 - 特許庁

The SAW oscillator 1 includes a SAW oscillation circuit 2 including parallel-arranged first and second serial circuits 7, 10 which include series connection of first and second SAW resonators 5, 8, and first and second extension coils 6, 9, respectively, with both ends being in series connection with switches 11, 12, and capacitance banks 15, 16, respectively.例文帳に追加

ＳＡＷ発振器１はそれぞれ第１、第２ＳＡＷ共振子５，８と第１、第２伸張コイル６，９とを直列接続した第１、第２直列回路７，１０を並列配置し、それらの両端にスイッチ１１，１２と容量バンク１５，１６とを直列接続したＳＡＷ発振回路２を備える。 - 特許庁

The data output device can output data from the output terminals in parallel in each address correspondingly to an inputted address designting signal and first output data consisting of a plurality of data which are requested to be inputted to a prescribed device by a serial data format are stored in the memory.例文帳に追加

このデータ出力装置は、入力されたアドレス指定信号に対応して、その出力端子からアドレス単位でデータをパラレル出力可能とされており、メモリには、所定の装置に対してシリアルデータ形式で入力されることが要求される複数のデータからなる第１の出力データが格納されている。 - 特許庁

Four mutually independent intake passages 41-44 having one-side ends communicating and connecting with each cylinder of serial four cylinders and the other ends communicating and connecting with a single intake air collecting chamber 5 are serially arranged in parallel to the cylinder arrangement direction, and curved so as to be rolled inside.例文帳に追加

直列４気筒の各気筒に一端がそれぞれ連通接続され、単一の吸気集合室５に他端が連通接続される４つの互いに独立な吸気通路４_1 〜４_4 が、吸気行程が互いに連続しない気筒群毎に気筒配列方向に平行に直列に配置され、内側に巻き込むように湾曲されている。 - 特許庁

The bidirectional data transmission of the parallel signals requiring a higher speed than those from a control panel on a ground side and the serial signals requiring no high speed but handling a great mass of data is performed in a stacker crane or a moving carriage by using the pair of space optical transmission devices for reducing the wiring manhour and the installation space.例文帳に追加

スタッカクレーンや移動台車において、地上側の操作盤より高速性を必要とするパラレル信号と、高速性は必要としないが大量のデータを扱うシリアル信号を、一対の空間光伝送装置を使用してほぼ同時に双方向でデータ伝送を行い、配線工数、設置スペースを削減する。 - 特許庁

To obtain a SAW (Surface acoustic Wave) filter capable of improving wave steepness in the vicinity of a pass band and having a good insertion loss in the pass band, in which SAW resonators capable of narrowing the frequency difference between a resonant frequency and an antiresonance frequency are used as a serial trap or a parallel trap.例文帳に追加

共振周波数と反共振周波数との間の周波数間隔を狭めることができるＳＡＷ共振子が直列または並列トラップとして用いられており、通過帯域近傍の急峻性を高めることができると共に、通過帯域内の挿入損失を良好なものとし得るＳＡＷフィルタを得る。 - 特許庁

The input and output electric members include coils 17 and 19, a section of transmission paths 17 and 19, coils 47 and 49 which are connected in a serial tuning circuit, the tunable capacities 46 and 48 or one of coils 37 and 39 which are connected in a parallel tuning circuit and tunable capacitors 26 and 38.例文帳に追加

入力および出力電気部材はそれぞれ、コイル１７，１９，伝送路１７，１９の１セクション，直列同調回路内で接続されるコイル４７，４９, チューナブル容量４６，４８，または並列同調回路内で接続されるコイル３７，３９およびチューナブル容量２６，３８のうち１つを含む。 - 特許庁

A parallel arm is constituted to include a second one terminal pair surface acoustic wave resonator 43 with a resonance frequency which substantially coincides with the antiresonance frequency of the resonators 41 and 42, and connected between the serial arm and reference potential, so as to excellently stop the stop band signal.例文帳に追加

並列腕は、第１の一端子対弾性表面波共振器４１、４２の反共振周波数に略一致する共振周波数を有する第２の一端子対弾性表面波共振器４３からなり、直列腕と基準電位の間に接続されており、阻止域の信号を良好に阻止している。 - 特許庁

A storage section of even data in which data of a bit read out first are included such as the memory cell array SAe and the like is arranged to a side closing to an input/output pad PA, at the time of read-out, the first read-out data are transmitted always to the multiplexer MUX through a shorter wiring from a parallel-serial conversion circuit.例文帳に追加

メモリセルアレイＳＡｅ等、一番最初に読み出すビットのデータが含まれるｅｖｅｎデータの記憶部を入出力パッドＰＡに近い側に配置し、読出時には一番最初の読出データを常にパラレル−シリアル変換回路からの配線が短い方を介してマルチプレクサＭＵＸへ伝達する。 - 特許庁

A mobile terminal device side, once separating the (n) unmodulated carriers by (n) filters, modulate the respective unmodulated carriers with (n) serial/parallel-converted transmission data, by using (n) antenna switches to generate modulated reflected wave signals having modulation speeds f_m, respectively, thereby realizing (n) modulation speeds f_m, in total.例文帳に追加

携帯端末装置側では、ｎ個の無変調キャリアをｎ個のフィルタにより分離すると、ｎ個のアンテナ・スイッチを用いて各無変調キャリアをシリアル・パラレル変換したｎ個の送信データで変調を施して、それぞれ変調速度ｆ_mとなる変調反射波信号を生成し、合計でｎ・ｆ_mの変調速度を実現する。 - 特許庁

A 1-bit signal of serial/parallel converted transmitted data is inputted to a convolutional encoder 2 and is divided into a real part and an imaginary part by a combination of two bits of the output of the convolutional encoder 2 and another signal which is not inputted to the encoder 2, and signal points for sending the real part and the imaginary part are determined independently of each other.例文帳に追加

シリアル／パラレル変換した送信データの内、１ビットの信号を畳み込み符号器２に入力し、その出力の２ビットと畳み込み符号器２に入力しなかった他の信号との組み合わせにより、それぞれ実数部・虚数部に分け、それぞれ独立に送出する信号点を決める。 - 特許庁

This driving method is used for the electronic device 101 having an AND (logical product) circuit 143 as a clock signal generating means, a shift register 142 as a serial parallel converting means, a D/A converter 141 as a digital analog converting means, and a comparator 140 as a comparing means.例文帳に追加

本発明の電子装置の駆動方法はクロック信号生成手段としてのＡＮＤ回路１４３と、シリアルパラレル変換手段としてのシフトレジスタ１４２と、デジタルアナログ変換手段としてのＤ／Ａコンバータ１４１と、比較手段としてのコンパレータ１４０を備える電子装置１０１の駆動方法である。 - 特許庁

This serial string 1 is provided with solar battery assemblies 11-13, provided with a plurality of the solar battery modules, end connectors 71 and 83, a positive pole side electric line 2 and a negative pole side electric line 3 for parallel connection and an electric line 4, serially connecting the solar battery modules of the solar battery assemblies 11-13.例文帳に追加

直列ストリング１は、複数の太陽電池モジュールを含む太陽電池アッセンブリ１１〜１３と、端部コネクタ７１，８３と、並列接続用の正極側電線路２および負極側電線路３と、太陽電池アッセンブリ１１〜１３の太陽電池モジュールを直列接続する電線路４とを備えている。 - 特許庁

When the base board 100 is to be started, sensing is made to which I/F the interface for the control signal packet in the host system is connected, the serial I/F 18 or the parallel I/F 20, and if connected, that interface on the side as sensed is used as a steady command interface thereafter for the host system.例文帳に追加

基板１００の起動時に、ホストシステムにおける制御信号パケットのインターフェイスがシリアルＩ／Ｆ１８およびパラレルＩ／Ｆ２０の何れに接続されているかを検出し、接続されているとして検出された側のインターフェイスを、ホストシステムに対する以降の定常的なコマンドインターフェイスとして用いるように設定する。 - 特許庁

When some data exist in a status setting circuit 6 at the time of the low state of the output of an AND circuit 11, the level of the port FULL of a status setting circuit 6 is held so as to be high, and the output of an AND circuit 13 is turned to be high, and the data of the status setting circuit 6 are transferred to a parallel/serial converter 5.例文帳に追加

ＡＮＤ回路１１の出力がＬｏｗになった時点でステータス設定回路６にデータがあれば、ステータス設定回路６のポートＦＵＬＬのレベルがＨｉｇｈに保持されるから、ＡＮＤ回路１３の出力がＨｉｇｈになり、ステータス設定回路６のデータがパラレル／シリアル変換器５に転送される。 - 特許庁

A timing signal presenting the check range in the channel unit is generated by a timing generating and sending part 1-4 on the basis of multiple information, which is applied in the unit of a time slot by a software control signal, in the unit of the time slot by holding this multiple information through a serial/parallel converting part 1-1 into a time slot information setting part 1-2.例文帳に追加

チャネル単位のチェック範囲を示すタイミング信号は、ソフトウェア制御信号によりタイムスロット単位で与えられる多重情報を、シリアルパラレル変換部１−１を介してタイムスロット情報設定部１−２に保持し、該タイムスロット単位の多重情報を基にタイミング生成送出部１−４により生成する。 - 特許庁

The circuit comprises the plurality of LEDs connected to a hybrid serial and parallel structure, a current regulation element connected to the primary chain of a plurality of LED chains, and a current regulation circuit comprising a plurality of current mirroring elements connected to the remainder of the plurality of LED chains respectively.例文帳に追加

本回路は、ハイブリッド直並列構成に接続されている複数のＬＥＤと、複数のＬＥＤチェーンの第１のチェーンに接続されている電流調整素子、及び上記複数のＬＥＤチェーンの残余にそれぞれ接続されている複数のカレントミラーリング素子を含む電流調整回路とを備えている。 - 特許庁

To provide semiconductor memory elements which can reduce the test time by making a DRAM core test by a parallel input/output interface method and support various input/output information transmission rates in the multi-port memory elements communicating information with external devices by a serial input/output interface method when operating normally.例文帳に追加

正常動作時に直列入／出力インタフェース方式で外部装置と情報通信を行うマルチポートメモリ素子において、並列入／出力インタフェース方式でＤＲＡＭコアテストを実行することによってテスト時間を減少させ、且つ、様々な入／出力情報伝送処理率を支援する半導体メモリ素子を提供すること。 - 特許庁

Serial resonance circuits 51 to 53 are connected in parallel with each other at an output stage of a switching circuit, and primary sides of boosting transformer parts 1 to 3 are connected with resonance capacitors 14 to 16, respectively; while, CCFL 21 to 23 are connected to secondary sides, respectively, of the boosting transformer parts 1 to 3.例文帳に追加

スイッチング回路１０１の出力段には、直列共振回路５１〜５３が相互に並列となるように接続されると共に、共振用コンデンサ１４〜１６には、昇圧トランス部１〜３の１次側がそれぞれ接続される一方、その昇圧トランス部１〜３の２次側には、ＣＣＦＬ２１〜２３がそれぞれ接続されている。 - 特許庁

A FIFO memory has a memory cell array 11 in which a plurality of memory cells are arranged in a matrix state, an address counter 15a synchronizing with a clock signal ARCK, counting up, and generating an address for read-out, and a parallel/serial converting circuit 23 outputting an address for read-out generated by the address counter 15a to the outside.例文帳に追加

ＦＩＦＯメモリは、複数のメモリセルをマトリクス状に配置したメモリアレイ１１と、クロック信号ＡＲＣＫに同期してカウントアップし、読み出し用アドレスを生成するアドレスカウンタ１５ａと、アドレスカウンタ１５ａにより生成された読み出し用アドレスを外部に出力するパラレル／シリアル変換回路２３とを有する。 - 特許庁

On the basis of release voltage values of the cells A1 to C4 detected by a cell voltage detection part 201, a CPU 202 turns on/off bypass switches SA1 to SC4 which are connected to the cells A1 to C4, respectively, so that serial bodies A, B and C which are connected in parallel with one another sequentially adjust capacities.例文帳に追加

ＣＰＵ２０２は、セル電圧検出部２０１で検出した各セルＡ１〜Ｃ４の開放電圧値に基づいて、それぞれ並列に接続された直列体Ａ、Ｂ、およびＣがそれぞれ順次容量調整を行なうように、各セルＡ１〜Ｃ４のそれぞれに接続されたバイパススイッチＳＡ１〜ＳＣ４のオンとオフを切り換える。 - 特許庁

A multiplexer circuit 11 multiplexes transmission signals from N-channel transmission channels, transmits the multiplexed signal to a transmission channel A, and an output changeover circuit 12 selectively transmits the multiplexed signal sent from the transmission channel A or a serial signal or a parallel signal sent from a data conversion circuit 13 to a main transmission channel.例文帳に追加

Ｎチャネルの伝送路からの伝送信号を多重化回路１１にて多重化して伝送路Ａに送出し、出力切換回路１２にて伝送路Ａから送出される多重化信号と、データ変換回路１３から送出されるシリアル信号もしくはパラレル信号とを選択的にメイン伝送路に導出する。 - 特許庁

A serial/parallel conversion section 101 converts transmission data of one sequence into transmission data of a plurality of sequences, outputs the transmission data of the 1st and 4th sequences respectively to error correction coding sections 102, 103 and outputs the transmission data of the 2nd and 3rd sequences to an IFFT(Inverse Fast Fourier Transform) section 106.例文帳に追加

シリアル／パラレル変換部１０１は、一系列の送信データを複数系列の送信データに変換し、第１系列および第４系列の送信データをそれぞれ誤り訂正符号化部１０２および１０３に出力し、第２系列および第３系列の送信データをＩＦＦＴ部１０６に出力する。 - 特許庁

This buffer circuit is provided with an inverter circuit 3, a timing control circuit 20 composed of the parallel circuit of an OR circuit 21 and an AND circuit 22 and an output stage CMOS inverter circuit 10 or the like composed of the serial circuit of a P channel MOS transistor TRp and an N channel MOS transistor TRn.例文帳に追加

バッファ回路は、インバータ回路３、ＯＲ回路２１及びＡＮＤ回路２２の並列回路からなるタイミング調整回路２０、Ｐチャネル型ＭＯＳトランジスタＴＲｐとＮチャネル型ＭＯＳトランジスタＴＲｎとの直列回路からなる出力段ＣＭＯＳインバータ回路１０等を備えて構成される。 - 特許庁

To solve the disadvantage of the suppression of the voltage fluctuation of a feeder by the serial connection of only a current control circuit 4 and a DC power accumulating circuit 5A having a cell structure of secondary batteries or electric double-layer capacitors in parallel to a rectifier 1, or the necessity of a high voltage for the circuit 5A, resulting in the larger size thereof, and poor facility efficiency.例文帳に追加

整流器１に並列に、電流制御回路４と、二次電池や電気二重層キャパシタのセル構成にされる直流電力蓄積回路５Ａのみの直列接続によって、き電線の電圧変動を抑制するのでは、回路５Ａに高い電圧を必要とし、その大型化を招くし設備効率で劣る。 - 特許庁

This free cell generating circuit is composed of a 53-octet timing counter 2 of 53 cycles for counting the timing of an asynchronous transfer mode(ATM) cell, a gate circuit 4 for generating four kinds of timing signals from the output of 6 bits from the 53-octet timing counter 2, and a shift register 3 for converting the free cell pattern of 8 bits from parallel data to serial data.例文帳に追加

空きセル生成回路は、ＡＴＭセルのタイミングカウントを行う５３周期の５３オクテットタイミングカウンタ２と、５３オクテットタイミングカウンタ２の６ビットの出力から４種類のタイミング信号を生成するゲート回路４と、８ビットの空きセルパターンをパラレルデータからシリアルデータに変換するシフトレジスタ３とにより構成する。 - 特許庁

In the ultrasonic probe 2, an ultrasonic receiving signal is subjected to A/D conversion by an analog/digital converter 28 and, after the obtained digital signal of a plurality of channels and a plurality of bits is subjected to P/S conversion by a parallel/serial converter 29, the obtained signal is converted to a light signal by an electrooptical transducer 30 to be transmitted by an optical fiber 52.例文帳に追加

超音波探触子２では、超音波の受信信号をアナログ／デジタル変換器２８でＡ／Ｄ変換し、得られた複数チャネル複数ビットのデジタル信号をパラレル／シリアル変換器２９でＰ／Ｓ変換した後、電光変換素子３０で光信号に変換して光ファイバ５２で伝送する。 - 特許庁

In creation processing of estimation values in an intra 4×4 estimation mode, etc., the invention creates the estimation values by serial processing in a start end side and a completion end side (mm0, mm1), (mm14, mm15) of raster scanning of respective macro blocks, and creates the estimation values by parallel processing in the rest points (mm2 to mm13).例文帳に追加

本発明は、イントラ４×４予測モード等における予測値の生成処理において、各マクロブロックのラスタ走査開始端側及び終了端側（ｍｍ０、ｍｍ１）、（ｍｍ１４、ｍｍ１５）では逐次処理により予測値を生成し、残りの箇所（ｍｍ２〜ｍｍ１３）では並列処理により予測値を生成する。 - 特許庁