「a N p」に関連した英語例文の一覧と使い方(108ページ目) - Weblio英語例文検索

The main component members are a near-ultraviolet ray luminance p-n junction ZnO semiconductor element, a liquid crystal spatial modulation element, and a phosphor substrate, with near-ultraviolet ray stimulated three primary color luminous excitation spatially modulated by a liquid crystal cell.例文帳に追加

近紫外線発光ｐ−ｎ接合ＺｎＯ半導体素子、液晶空間変調素子、蛍光体基板を主要構成部材とし、近紫外線励起３原色発光励起を液晶セルにより空間変調することを特徴とする。 - 特許庁

To reduce a threshold current in a nitride semiconductor device where an active layer having a nitride semiconductor containing In is held between p- and n-type cladding layers, and, especially, light emission is made at a wavelength of at least 440 nm.例文帳に追加

Ｉｎを含む窒化物半導体を有する活性層を、ｐ型クラッド層、ｎ型クラッド層とで挟まれた構造を有する窒化物半導体素子、特に波長４４０ｎｍ以上で発光するものにおいて、しきい値電流を低減させる構造とする。 - 特許庁

The conductive thin film layers are in cluster shapes, and include a first layer having a p-type semiconductor and a lewis acid and a second layer provided closer to the anode side than the first layer and including an N-type semiconductor, an alkaline metal or an alkaline earth metal.例文帳に追加

導電体薄膜層は、クラスター状であり、Ｐ型半導体とルイス酸とを含む第１の層と、第１の層よりも陽極側に設けられ、Ｎ型半導体と、アルカリ金属またはアルカリ土類金属とを含む第２の層とを有する。 - 特許庁

In a synchronous rectification step-down converter, a semiconductor switch QP is formed by connecting drains and sources of n transistors Qp1 to Qpn and a board in common and connecting divided gate terminals with a P-channel MOSFET gate drive circuit 1 independently.例文帳に追加

同期整流型の降圧コンバータの半導体スイッチＱPは、ｎ個のトランジスタＱp1〜Ｑpnのドレーン、ソース、及び基板が共通に接続され、分割された各ゲート端子はそれぞれ独立してＰｃｈＭ０ＳＦＥＴゲート駆動回路１に接続されている。 - 特許庁

To ensure a sufficient job function difference of a gate electrode and remarkably improve drive characteristic of transistor without a manufacturing process that is unnecessarily difficult in execution in an n-channel transistor and a p-channel transistor of CMOS transistor or the like.例文帳に追加

ＣＭＯＳトランジスタ等において、ｎチャネル型トランジスタとｐチャネル型トランジスタとで、徒に実行困難な製造プロセスを伴うことなくゲート電極の十分な仕事関数差の確保を可能とし、トランジスタの駆動特性を大幅に向上させる。 - 特許庁

To provide a light emitting diode having an active region of a multiple quantum well structure in which well layers and barrier layers are alternately laminated between a nitride gallium based N-type compound semiconductor layer and a nitride gallium based P-type compound semiconductor layer.例文帳に追加

窒化ガリウム系のＮ型化合物半導体層と窒化ガリウム系のＰ型化合物半導体層との間にウェル層と障壁層が交互に積層された多重量子ウェル構造の活性領域を有する発光ダイオードを提供すること。 - 特許庁

The semiconductor device 1 comprises a single crystal semiconductor portion 19 including an n-type first semiconductor layer 15 and a p-type second semiconductor layer 17 arranged alternately on the surface of a semiconductor substrate to constitute a stripe plane.例文帳に追加

半導体装置１は、ストライプ状の平面が構成されるように、半導体基板の表面上に交互に配置されたｎ型の第１半導体層１５とｐ型の第２半導体層１７を含む単結晶半導体部１９を備える。 - 特許庁

The surface emitting laser has a laminate structure including a lower DBR mirror 103, an n-type lower semiconductor layer, an active layer 105, a p-type upper semiconductor laminate, and an upper DBR mirror 109 laminated in order on a semiconductor substrate 101.例文帳に追加

面発光レーザは、半導体基板１０１上に順次に積層された、下部ＤＢＲミラー１０３、ｎ型の下部半導体層、活性層１０５、ｐ型の上部半導体積層、及び、上部ＤＢＲミラー１０９を含む積層構造を有する。 - 特許庁

A P type transistor 50 to be operated by a signal S1 from the differential amplifier circuit 10 and an N type transistor 52 to be operated by a signal S2 from the differential amplifier 30 are provided and a voltage between these transistors 50 and 52 becomes the output voltage VOUT.例文帳に追加

差動増幅回路１０からの信号Ｓ１により動作するＰ型トランジスタ５０と、差動増幅装置３０からの信号Ｓ２により動作するＮ型トランジスタ５２とが設けられ、このトランジスタ５０，５２の間の電圧が出力電圧Ｖ_OUTとなる。 - 特許庁

In the semiconductor integrated circuit device, having memory cells, the memory cells are the same, a p-type channel MISFET and n-type channel MISFET constituting a memory cell constituted of a power feed portion to each formed well regions by a common cell topology.例文帳に追加

メモリセルを有する半導体集積回路装置において、メモリセルは同一であり、メモリセルを構成するｐチャネルＭＩＳＦＥＴとｎチャネルＭＩＳＦＥＴがそれぞれ形成されるウェル領域に対する給電部を共通セルトポロジーで構成する。 - 特許庁

A phase difference detecting section 11 outputs sweep instruction signals sp1-spn, compares the phase of information codes D#1-D#n with the phase of the reference code D#0 to detect the phase difference, and to generate phase difference information p.例文帳に追加

位相差検出部１１は、スイープ指示信号ｓｐ１〜ｓｐｎを出力し、情報符号Ｄ＃１〜Ｄ＃ｎの位相と基準符号Ｄ＃０の位相とを比較して位相差を検出し、位相差情報ｐを生成する。 - 特許庁

The polysilicon gate electrode 20 located on the gate oxide film 14 is composed of three components, ends 20a adjacent to the STI 18 and a center 20b, where the ends 20a are of P-type, and the center 20b is of N-type.例文帳に追加

そして、ゲート酸化膜１４上のポリシリコンゲート電極２０の導電形式は、ＳＴＩ１８近傍すなわち端部２０ａがＰ型であり、端部２０ａ以外の中央部２０ｂがＮ型である。 - 特許庁

P-type InGaAlN layer 2, InGaAlN active layer 3, and n-type InGaAlN layer 4 where compositions are expressed by (Al_xGa_1-x)_yIn_1-yN (0≤x≤1, 0≤y≤1) are formed on a sapphire substrate 1.例文帳に追加

サファイア基板１上に、組成が（Ａｌ_x Ｇａ_1-x ）_y Ｉｎ_1-y Ｎ（０≦ｘ≦１、０≦ｙ≦１）で表されるｐ型ＩｎＧａＡｌＮ層２，ＩｎＧａＡｌＮ活性層３及びｎ型ＩｎＧａＡｌＮ層４を形成する。 - 特許庁

The oxide film 106 is formed by thermal oxidation of the layers n-type 103, 104 and p-type 105, and its thickness gets thicker toward a lateral side with higher In composition.例文帳に追加

酸化膜１０６はｎ型クラッド層１０３、活性層１０４およびｐ型クラッド層１０５の熱酸化によって形成され、その膜厚は、Ｉｎ組成が高い層の側方部分ほど厚くなっている。 - 特許庁

The n-side electrode 20 of one light-emitting portion 1 and the p-side electrode 19 of the other light-emitting portion 1 connected in parallel are connected by the interconnection film 3 provided in a dummy region not contributive to the light-emitting region.例文帳に追加

並列接続した発光部１の一方のｎ側電極２０と他方のｐ側電極１９とを、発光領域には寄与しないダミー領域に設けた配線膜３で接続する。 - 特許庁

Sources of transistors N10, N11 of an N type sense amplifier NSAt are connected directly to the ground GND, and sources of transistors P2, P3 of a P type sense amplifier PSA are connected directly to the power source VDD.例文帳に追加

Ｎ型センスアンプＮＳＡｔのトランジスタＮ１０，Ｎ１１はソースを接地ＧＮＤに直接接続し、Ｐ型センスアンプＰＳＡのトランジスタＰ２，Ｐ３はソースを電源ＶＤＤに直接接続する。 - 特許庁

Further, one end of the current path of a switch SW is connected to the output terminal of the P type operational amplifier 232 and the other terminal of this switch SW is connected to the output terminal of the corresponding N type operational amplifier 231.例文帳に追加

また、Ｐ型オペアンプ２３２の出力端にはスイッチＳＷの電流路の一端が接続され、このスイッチＳＷの他端は対応するＮ型オペアンプ２３１の出力端に接続されている。 - 特許庁

The thermoelectric conversion element is used as an n-type thermoelectric conversion element 2, which in turn is combined with a p-type thermoelectric conversion material 1 to constitute the thermoelectric conversion module 10.例文帳に追加

上記の熱電変換材料を、ｎ型熱電変換材料２として用い、このｎ型熱電変換材料２をｐ型熱電変換材料１と組み合わせて熱電変換モジュール１０を構成する。 - 特許庁

To provide an organic thin-film solar cell which further improves the energy conversion efficiency, by improving an exiton deactivation preventing layer to make a p-n junction type organic thin-film solar cell practical.例文帳に追加

ｐｎ接合型の有機薄膜太陽電池の実用化を図るべく、励起子失活防止層の改良により、エネルギー変換効率をより一層向上させた有機薄膜太陽電池を提供する。 - 特許庁

The electrical signal generated in the semiconductor light-receiving element 110 is extracted from an electrode (not shown) connected to an N-type contact forming part 140 and a P-type contact forming part 150 to an external circuit.例文帳に追加

半導体受光素子１１０にて発生した電気信号は、Ｎ型コンタクト形成部１４０及びＰ型コンタクト形成部１５０に接続された電極（図示せず）にて外部回路に取り出される。 - 特許庁

With this structure, a channel region is efficiently arranged to suppress occurrence of parasitic currents in the P-type diffusion layer, thereby preventing fluctuation in on-resistance value of an N-channel MOS transistor 1.例文帳に追加

この構造により、効率的にチャネル領域が配置され、Ｐ型の拡散層での寄生電流の発生が抑制され、Ｎチャネル型ＭＯＳトランジスタ１のオン抵抗値の変動が防止される。 - 特許庁

The austenitic stainless steel has a chemical composition comprising, by mass, ≤0.10% C, ≤1.0%例文帳に追加

質量%で、C：0.10%以下、Si：1.0%以下、Mn：3.0〜8.0%、P：0.10%以下、S：0.010%以下、Ni：2.0〜5.0%、Cr：16.0〜20.0%、Mo：0.40%以下、Cu：1.0〜3.0%、N：0.10〜0.30%を含有し、残部がＦｅおよび不可避的不純物からなる化学組成を有し、以下の数式を満足することを特徴とするオーステナイト系ステンレス鋼である。 - 特許庁

A silicon nitride film 51 which covers the P-type channel stopper region 23 and does not cover the N-type channel stopper region 33 when viewed from above is arranged between the LOCOS oxide film 13 and the interlayer insulating film 53.例文帳に追加

上方から見てＰ型チャネルストッパー領域２３を覆いＮ型チャネルストッパー領域３３を覆っていないシリコン窒化膜５１をＬＯＣＯＳ酸化膜１３と層間絶縁膜５３の間に備えている。 - 特許庁

A single-crystal semiconductor substrate 1 is prepared and along with impurity ion-implantation in the substrate 1, the impurities are diffused in the substrate 1 to form P-type and N-type diffused layers 3 and 4 in the substrate 1.例文帳に追加

単結晶の半導体基板１を用意し、半導体基板１に不純物をイオン注入する共に、不純物を拡散させてｐ型拡散層３及びｎ型拡散層４を形成する。 - 特許庁

The first memory architecture has (p) banks, and has a page size of m/2 bytes of m/2 memory cells connected to one word line in each of the banks, and n/2 data terminals DQ.例文帳に追加

第１メモリアーキテクチャは、ｐ個のバンクよりなり、前記各バンク内で一本のワードラインに連結されるメモリセルがｍ／２個であるｍ／２バイトのページサイズとｎ／２個のデータターミナルＤＱ数とを有する。 - 特許庁

For the selected node N, the attribute information such as the degree of similarity of the node and the number of children is acquired to perform a prescribed calculation and obtained value α is added to the implementated multiplicity m(P) (S503).例文帳に追加

選択した節Ｎについて、その節が持つ「類似度」と「子の数」という属性情報を取得して所定の演算を行い、得られる値αを実装多重度ｍ(Ｐ)に加える（Ｓ５０３）。 - 特許庁

The n-type impurity region has an impurity concentration higher than that of the channel region and back gate region and receives little influence of diffusion of a p-type impurity from the gate region and back gate region.例文帳に追加

ｎ型不純物領域はチャネル領域およびバックゲート領域より不純物濃度が高く、ゲート領域およびバックゲート領域からのｐ型不純物の拡散の影響をほとんど受けない。 - 特許庁

A fine resistance (r) for making the input voltage of the P type operational amplifier 232 lower than the input voltage of the N type operational amplifier 231 is connected between input terminals of the couple of operational amplifiers 231 and 232.例文帳に追加

一対のオペアンプ２３１，２３２の入力端の間には、Ｐ型オペアンプ２３２の入力電圧をＮ型オペアンプ２３１の入力電圧より低くするための微少抵抗ｒが接続されている。 - 特許庁

The gallium nitride compound semiconductor comprises: an n-type gallium nitride compound semiconductor layer containing at least silicon; and a p-type gallium nitride compound semiconductor layer containing at least magnesium.例文帳に追加

窒化ガリウム系化合物半導体は、少なくともシリコンを含むｎ型の窒化ガリウム系化合物半導体層と、少なくともマグネシウムを含むｐ型の窒化ガリウム系化合物半導体層とを有する。 - 特許庁

An n-type semiconductor region 13 of gallium nitride, an active layer 14 of gallium indium nitride, and a p-type semiconductor region 15 of gallium nitride are sequentially formed on the superlattice DBR layer 12.例文帳に追加

超格子ＤＢＲ層１２の上に窒化ガリウムから成るｎ形半導体領域１３、窒化ガリウムインジウムから成る活性層１４、窒化ガリウムから成るｐ形半導体領域１５を順次に形成する。 - 特許庁

The differential amplification circuit is composed of: N type transistors Q1 and Q2 which are input means, P type transistors Q3 and Q4 composing active load, a constant current source I0, and voltage differential detection means DA.例文帳に追加

入力手段となるＮ型トランジスタＱ１およびＱ２、能動負荷を構成するＰ型トランジスタＱ３およびＱ４、定電流源Ｉ０、電圧差検出手段ＤＡから構成されている。 - 特許庁

The compounds are represented by formula (I) [wherein R^1 and R^2 are each H or alkyl; R^3, R^4 and R^5 are each H or X; m is 1-4; n is 1-3; p is 1 or 2; A is -Ar^1; and Ar^1 is (substituted) phenyl].例文帳に追加

式（Ｉ）：［式中：Ｒ^１、Ｒ^２は、Ｈ、アルキル；Ｒ^３、Ｒ^４、Ｒ^５は、Ｈ、Ｘ；ｍは１〜４；ｎは１〜３；ｐは１,２；Ａは−Ａｒ^１；Ａｒ^１は（置換）フェニル］で示される化合物。 - 特許庁

A TTF layer 16 is formed to coat the upper section of the p-type silicon board 111 and the n-type impurity doping regions 111a, and the Mg_XZnO layer 13 is formed on the TTF layer 16.例文帳に追加

ｐ型シリコン基板１１１上及びｎ型不純物ドープ領域１１１ａを覆うように、ＴＴＦ層１６が形成され、ＴＴＦ層１６上にはＭｇ_ＸＺｎＯ層１３が形成されている。 - 特許庁

A carrier or an electron generated in the deep part of the P-type epitaxial layer 53 is diffused toward the N-type epitaxial layer 52 and constituents, which reach the charge accumulating layer 55 of neighbored pixels 11, are decreased extremely.例文帳に追加

Ｐ型エピタキシャル層５３の深部で発生したキャリアである電子は、Ｎ型エピタキシャル層５２に向かって拡散し、隣接する画素１１の電荷蓄積層５５に到達する成分は、極めて少なくなる。 - 特許庁

Then a waveguide structure is constituted by partially removing the p-InP layer 38 and i-InGaAs layer 36 in recessed states until the surface of the n-InP 34 is partially exposed.例文帳に追加

次に、メサエッチングにより、ｐ−ＩｎＰ層３８およびｉ−ＩｎＧａＡｓ層３６を凹状に除去して、ｎ−ＩｎＰ層３４の表面まで部分的に表出させて、導波路構造を作製する。 - 特許庁

An emitter line n20 is inputted to N7, a NOR 19 output is inputted to b23 through di20, (b) is connected to 5 volt though resistance 22, and (n) input 26 is made H until (p) comes to H.例文帳に追加

エミッタ線ｎ２０をＮ７に入れ、ＮＯＲ１９出力をｄｉ２０を通してｂ２３に入れ、ｂを抵抗２２を通して５ボルトに繋ぎ、ｐにＨが来るまでｎ入力２６をＨにする。 - 特許庁

Since the trench 22 is narrow, the area can be made to be significantly reduced, as compared when the n+ type source region 104 is connected to the p+ type silicon substrate 101 through a deep diffusion layer.例文帳に追加

トレンチ溝２２の幅が狭いので、深い拡散層を通じてｎ＋型ソース領域１０４とｐ＋型シリコン基板１０１を接続する場合に比べて、大幅に面積を縮小することができる。 - 特許庁

The semiconductor layer is configured such that a P+ diffusion region 8 and an N+ diffusion region 9 are respectively formed at each of both ends respectively connected to the anode electrode and the cathode electrode while the center is made as an intrinsic region 3.例文帳に追加

この半導体層はアノード電極及びカソード電極に接続している両端部にＰ＋拡散領域８及びＮ＋拡散領域９を形成し、中央部を真性領域３とする。 - 特許庁

Pulse laser beam is irradiated on a region opposed to the p^+ type semiconductor region 3 at least in the second principal surface 1b of the n^- type semiconductor substrate 1 and an irregular unevenness 10 is formed.例文帳に追加

ｎ^−型半導体基板１の第２主面１ａにおける少なくともＰ^＋型半導体領域３に対向する領域に、パルスレーザ光を照射して、不規則な凹凸１０を形成する。 - 特許庁

Namely, the semiconductor device 1 does not employ a thick-film SOI (Silicon On Insulator) substrate, and employs the P-type semiconductor substrate 2 provided with the N-type semiconductor layer 3 right above while having the LDMOSFET.例文帳に追加

すなわち、半導体装置１は、ＬＤＭＯＳＦＥＴを備えながら、厚膜ＳＯＩ基板ではなく、Ｎ型の半導体層３が直上に設けられたＰ型の半導体基板２を採用している。 - 特許庁

The first layer including the first metal oxide layer 111 and the second layer including the second metal oxide layer 114 form a p-n junction, thereby the memory element is imparted with rectifying capability.例文帳に追加

第１の金属酸化物１１１を有する第１の層と第２の金属酸化物１１４を有する第２の層はｐ−ｎ接合を形成し、これによりメモリ素子に整流性が付与される。 - 特許庁

The first-layer and second-layer photodetectors that contact each other by overlapping are also connected by the electrodes TMLn and TMLp where a surface N-type layer and an internal P-type layer are provided.例文帳に追加

積み重ねで接触する１層目と２層目の受光素子も、互いに表面のＮ型層、内部のＰ型層がそれぞれ設けられた電極ＴＭＬｎ、ＴＭＬｐにより接続されている。 - 特許庁

An N type buried diffusion layer 5 is formed to be superposed on the P type buried diffusion layer 4 and a PN junction region 19 for overvoltage protection is formed below an element forming region.例文帳に追加

Ｎ型の埋込拡散層５が、Ｐ型の埋込拡散層４と重畳するように形成され、素子形成領域の下方に過電圧保護用のＰＮ接合領域１９が形成されている。 - 特許庁

The n-type charge pump is connected to the p-type charge pump and has the down output of the phase/frequency detector and input connected to a second bias voltage from the bias generator circuit.例文帳に追加

ｎ型電荷ポンプがｐ型電荷ポンプに結合されると共に、位相及び周波数検出器のダウン出力及びバイアス発生器回路からの第２のバイアス電圧に結合される入力を持っている。 - 特許庁

The P channel region 37 of a gate 40b of an enhanced NMOSFET 200 may be performed with the same donor-doping as the N channel region 38 of the depressed NMOSFET 100, for doping of the acceptor with more dose amount for inversion to form.例文帳に追加

エンハンスメントNMOSFET 200 のゲート電40b のＰチャネル領域37に、デプレッションNMOSFET 100 のＮチャネル領域38と同じドナードーピングをおこない、より多いドーズ量のアクセプタのドーピングをおこなって反転させて形成してもよい。 - 特許庁