「data bits」に関連した英語例文の一覧と使い方(33ページ目) - Weblio英語例文検索

In an orthogonal frequency division multiplexing (OFDM) communication system which uses an external Reed-Solomon encoder 22, an outer interleaver 24 and an inner convolution encoder 26, after inner convolution encoding, data bits are interleaved by an inner bit interleaver 28, and then are grouped into symbols, with each symbol having "m" bits.例文帳に追加

外部リードソロモンエンコーダ２２と外部インターリーバ２４と内部畳込みエンコーダ２６を使用する直交周波数分割多重通信（ＯＦＤＭ）システムにおいて、内部畳込みエンコード後にデータビットは内部ビットインターリーバ２８によりインターリーブされ、シンボルにグループ化され、各シンボルが“ｍ”個のビットを持つ。 - 特許庁

In an orthogonal frequency division multiplexing (OFDM) system which uses an outer Reed-Solomon encoder, interleaver 24 and an inner convolutional encoder 26, after the inner convolutional encoding, the data bits are interleaved by an inner interleaver 28, and then grouped into symbols, each symbol having "m" bits.例文帳に追加

外部リードソロモンエンコーダとインターリーバ２４と内部畳込みエンコーダ２６を使用する直交周波数分割多重通信（ＯＦＤＭ）システムにおいて、内部畳込みエンコード後にデータビットは内部インターリーバ２８によりインターリーブされ、シンボルにグループ化され、各シンボルが“ｍ”個のビットを持つ。 - 特許庁

An FBI generator 131 executes a calculating process, based on the phase difference and the amplitude difference, generates an amplitude control bit and first and second phase control bits, adds a third phase control bit generated by the generator 150 to the bits and generates the FBI data.例文帳に追加

ＦＢＩ生成部１３１は、上記位相差および振幅差に基づく演算処理を実施して、振幅制御ビット、および第１と第２の位相制御ビットを生成し、これにランダムビット生成部１５０にて生成した第３の位相制御ビットを加えてＦＢＩデータを生成するようにしたものである。 - 特許庁

The first lookup table 220 outputs a flag indicative of the fact that decoding has finished and a decoded symbol value when a variable length code to be decoded has 8 bits or less, and outputs data including a flag indicative of the fact that decoding has not yet finished when the variable length code is 9 bits or more.例文帳に追加

第１のルックアップテーブル２２０は、復号対象たる可変長符号が８ビット以下である場合には、復号が終了した旨を示すフラグと復号したシンボル値を出力する一方で、９ビット以上である場合には復号が終了しない旨のフラグを含むデータを出力する。 - 特許庁

A quantization controlling part 55 outputs a new quantization scale value to the dividing part 62 of the quantization part 54, on the basis of the amount of bits per picture of image data for variable speed regeneration which are previously set, the amount of accumulated bits of a macro block which are outputted every macro block, and the number of residual micro blocks.例文帳に追加

量子化制御部５５は、予め設定された変速再生用画像データのピクチャ１枚あたりのビット量、マクロブロック毎に出力されるマクロブロックの累積ビット量、および残りのマクロブロック数に基づいて、新しい量子化スケール値を量子化部５４の除算部６２に出力する。 - 特許庁

In the PLL frequency synthesizer system wherein the operating state of the PLL frequency synthesizers is determined by 3-line serial data, when a plurality of the PLL frequency synthesizers exist in the same system, excessive bits are given to the PLL frequency synthesizers and a self-recognition code is provided in the excess bits.例文帳に追加

３線シリアルデータで動作状態を決定するＰＬＬ周波数シンセサイザシステムにおいて、同一システム上に複数のＰＬＬ周波数シンセサイザが存在した際に、ＰＬＬ周波数シンセサイザに余剰ビットを持たせ、その余剰ビットに自己認識用コードを与える。 - 特許庁

The control part 20 makes each bit of the bit map data correspond to one of the groups, and controls the sub-pixels included in the one of the groups based on the information on the peripheral bits of the bits D(x, y) made to correspond to the one of the groups, and thereby displays the graphic on the display device 3.例文帳に追加

制御部２０は、ビットマップデータのそれぞれのビットをグループの１つに対応付け、グループの１つに対応付けられたビットＤ（ｘ，ｙ）の周辺のビットの情報に基づいてそのグループに含まれるサブピクセルを制御することにより、図形を表示デバイス３に表示する。 - 特許庁

The numerical expression conversion part 20 divides the data of the straight binary form or complement form of '2' to two bit blocks each composed of continuous 8 bits and concerning the bit block having the most significant bit of '1', the bits of such a bit block are inverted except for the most significant bit.例文帳に追加

数値表現変換部２０は、ストレートバイナリ形式または２の補数形式のデータのデータを、連続する８ビットからなる２つのビットブロックに区分し、各ビットブロックのうち最上位ビットが「１」であるものについて、そのビットブロックの最上位ビット以外のビットを反転する。 - 特許庁

An RLL decoding section 20 is provided with a regular decoder 21 which conducts decoding based on a prescribed relationship that represents the rule of the RLL code and an irregular decoder 22 which conducts decoding without daring the changed bit and the bits before or after the bit in the RLL data as decoded non-object bits.例文帳に追加

ＲＬＬデコード部２０は、ＲＬＬ符号の規約を表す所定の関係に基づいてデコードする正規デコーダ２１と、ＲＬＬデータにおける変化ビットとその前または後のビットをデコード非対象ビットとしてケアしないでデコードする不正規デコーダ２２とを備えている。 - 特許庁

A clock control section 122 is controlled by control signal in two bits from a decoder 121, and to a compression processing section 123, a common processing section 124 and an expansion processing section 125, clocks CLKA, CLKB, CLKC for operating those sections and image data in 8 bits are given, respectively.例文帳に追加

クロック制御部１２２はデコーダ１２１からの２ビットの制御信号により制御され、圧縮処理部１２３、共通処理部１２４及び伸張処理部１２５には、これら各部を動作させるためのクロックＣＬＫＡ、ＣＬＫＢ、ＣＬＫＣと８ビットの画像データがそれぞれ入力される。 - 特許庁

A latching section 202 latches a control signal in a latching cycle which varies depending upon a terminal speed, the number of bits of a data signal stored in a payload, and the number of bits of the control signal stored in the payload; and stores the latched control signal in a control signal storing region provided in the payload of an ATM cell.例文帳に追加

ラッチ部２０２により、制御線信号を端末速度とデータ信号のペイロードへの格納ビット数と前記制御信号のペイロードへの格納ビット数とにより定まるラッチ周期でラッチし、ＡＴＭセルのペイロードに設けた制御信号格納領域に格納する。 - 特許庁

A second sequence alteration part 60, upon reading fixed length data of 8 bits from the buffer 40 and outputting them to a second processor 70, outputs them after further reversing a sequence order of the 8 bits in the case of PNG, while outputting them as they are in case of JPEG.例文帳に追加

第２の配列変更部６０は、バッファ４０から８ビットの固定長データを読み出して第２の処理部７０に出力する際に、ＰＮＧの場合にはこの８ビットの配列順をさらに逆順に変更してから出力する一方、ＪＰＥＧの場合にはそのまま出力する。 - 特許庁

A plurality of decoder circuits are incorporated, and a controller which compares the number of bits, capable of being recovered by a predetermined one clock with the data of the number of recovered bits output from each decoder circuit is provided and a plurality of decoding processes are eliminated from being kept waiting for other decoding processings that exceed one clock.例文帳に追加

複数のデコーダ回路を内蔵し、予め定められた１クロックで復元可能なビット数と各々のデコーダ回路が出力する復元ビット数データとを比較するコントローラを設け、複数のデコード処理が１クロックを超える他のデコード処理にとって待たされることをなくす。 - 特許庁

Furthermore, a wave processing circuit 6 to generate the attenuated digital output signal having an equivalent data length to an original length with performing a rounding process such as a noise shaving process or dither process to bits of a lower part than that of a signal responding to original bits of an output from the attenuator 5 is equipped.例文帳に追加

デジタルアッテネータ５の出力の元のビットに対応する信号のビットより下位の部分のビットを、ノイズシェービング処理やディザ処理等の丸め処理を行って、元と同等のデータ長を有する減衰デジタル出力信号となるような波形処理回路６を設ける。 - 特許庁

According to the code rule that the encoding device uses, one of four kinds of bit streams that the information data possibly include is converted into a four-bit bit stream wherein two bits at successive bit positions have values of "1" and a four-bit bit stream wherein all bits have values of "0" alternately.例文帳に追加

符号化装置で使用される符号則においては、情報データがとり得る４種類のビット列に関して、いずれか１種類のビット列は、ビット位置が連続する２ビットの各値が“１”を示す４ビットのビット列と、全ビットの値が“０”を示す４ビットのビット列とに交互に変換される。 - 特許庁

Binary data are formed with a frequency modulation signal in which two kinds of a high frequency signal and a low frequency signal are combined and data equivalent to one character are formed by the number of prescribed bits and a parity bit and binary data are demudulated by detecting the presence or absence of a peak point in a fixed time interval from the reproduced signal waveforms of a recorded data signal.例文帳に追加

高低２種の周波数信号を組み合わせた周波数変調信号で２値データを形成し、その所定ビット数とパリティビットにより１文字分のデータを形成し、記録データ信号の再生信号波形より一定の時間間隔内でのピーク点の有無を検出して２値データを復調する。 - 特許庁

The data compressor is provided with a bit stream rearrangement circuit 4 that rearranges a bit stream of multi-value image data into a bit stream obtained by applying sequential bit arrangement of bits of the same bit position by each of a prescribed number of pixel data to each bit position before reversible compression of the multi-value image data by a compression circuit 5.例文帳に追加

圧縮回路５にて多値の画像データの可逆的圧縮を行う前に、多値の画像データのビット列を所定数の画素データ毎に同じビット位のビットを順次並べる作業を各ビット位に対して順次行うことにより得られるビット列に並べ換えるビット列並べ換え回路４を設ける。 - 特許庁

A predetermined identification mark is inserted to data packets, the data packets are subjected to variable length coding, object data packets resulting from replacing bits of transmission errors detected by transmission line coding with 0s or 1s are all decoded and data packets in matching with the identification mark insertion rules are outputted as correct decoded packets.例文帳に追加

予めで定めた識別マークをデータパケットの複数個所に挿入して、可変長符号化を行い、伝送路符号化により検出された伝送誤り個所のビットを０または１に置き換えた候補データパケットを全て復号し、識別マーク挿入規則に合致するデータパケットを正しい復号パケットとして出力する。 - 特許庁

An SDRAM 26 stores RAW data 92 of 12-bits from an analog/ digital converter 42 in the case of a single shot, the SDRAM 26 stores YC data 96 subjected to YC processing at a YC processing section 66, after a pre- processing section 60 applies pre-processing to the data and the image data are compressed in a compression form, such as the jpeg method.例文帳に追加

単写時は、Ａ／Ｄ変換器４２からの１２ビットのＲＡＷデータ９２をＳＤＲＡＭ２６に格納し、前処理部６０で前処理した後にＹＣ処理部６６でＹＣ処理したＹＣデータ９６をＳＤＲＡＭ２６に格納してｊｐｅｇ方式などの圧縮形式で画像データを圧縮する。 - 特許庁

On receipt of n-bit coded data I redundantly resulting from one-bit input data, where n is an integer greater than three, (n-1) two-bit check sections 210_0-210_(n-2) each output two-bit check data based on the result of comparison between correspondingly different bits of the coded data I.例文帳に追加

（ｎ−１）個（ただし、ｎは４以上の整数）の２ビット検査部２１０＿０〜２１０＿（ｎ−２）のそれぞれは、１ビットの入力データを冗長化して得られたｎビットの符号化データＩの入力を受け、符号化データＩにおけるそれぞれ異なるビット同士の比較結果に基づく２ビット検査データを出力する。 - 特許庁

Concerning the data of 24 bits successively inversely quantized by an inverse quantizing circuit 12, a maximum shift amount to shift data to the side of MSB, without omitting effective bits, is detected by a shift amount detecting circuit 21, and the minimum shift amount of data in the same block is detected by a shift control circuit 22.例文帳に追加

逆量子化回路１２で順次逆量子化された２４ビットのデータに対して、シフト量検出回路２１で有効なビットを欠落させることなくデータをＭＳＢ側にシフトする最大のシフト量を検出し、シフト制御回路２２で同じブロックのデータに対する最小のそのシフト量が検出され、これにより第１のシフト回路２４でシフトが行なわれ、上位１６ビットがデータ用メモリ回路２５に記憶される。 - 特許庁

That is, N bytes (bits)*1 piece of basic precalculation data, 1 byte (bit)*A pieces of precalculation data (the number of A depends on the processing system of the cryptography to be used), and a logical operation such as the exclusive OR are used.例文帳に追加

即ち、Ｎバイト（ビット）＊１個の基礎となる事前計算データと、１バイト（ビット）＊Ａ個（Ａの個数は利用する暗号の処理体系に依存）の事前計算データ及びｅｘｃｌｕｓｉｖｅ ｏｒのような論理演算を用いる。 - 特許庁

When data, having the bit quantity with the possibility of overflow in the butterfly computation, are contained by more than a fixed number, the bit quantity control circuit 8 shifts the bits of all data in the worm memory 7 to the LSB side.例文帳に追加

ビット量制御回路８は、バタフライ演算をするとオーバーフローする可能性があるビット量を有するデータの数が一定数より多く含まれている場合には、ワークメモリ７内のデータを全てをＬＳＢ側にビットシフトさせる。 - 特許庁

In the case data expressing a pixel by 4 bits (16 gradations) are inputted, instead of a 16 bit pattern, a 32 bit pattern of a double size is prepared as a corresponding pattern thereof so as to be stored in a digital data outputting unit 1001.例文帳に追加

１画素が４ビット（１６階調）で表現されるデータを入力する場合、対応するパターンとして１６ビットのパターンではなく、その２倍の３２ビットのパターンを用意し、それをデジタルデータ出力装置１００１に格納しておく。 - 特許庁

This method is to perform data compression processing in accordance with the nature of pixels constituting an image, to compress the number of bits per pixel and to record the compressed image data on a recording medium that moves a recording position at a prescribed speed.例文帳に追加

画像を構成する画素の性質に応じてデータ圧縮処理を行なって、１画素当たりのビット数を圧縮し、この圧縮した画像データを、記録位置を所定の速度で移動する記録媒体に記録する方法である。 - 特許庁

A navigation unit 2 sets an odd parity to data of a leading 1st-byte of a packet in the case of transmitting the packet and sets an even parity to data of 2nd and succeeding bytes and adds the respective parity bits to the packet for the transmission.例文帳に追加

ナビゲーション装置２は、パケットを送信する際にパケットの先頭１バイト目のデータについては奇数パリティに設定し、２バイト目以降のデータについては偶数パリティに設定してパリティビットを付加してパケットの送信を行う。 - 特許庁

An inverse quantization circuit 102 converts compressed image data of this stage into inversely quantized data of the step on the basis of the first scan component detection result and code bits.例文帳に追加

逆量子化回路１０２は、前記両メモリ１１１、１１２に記憶された各要素単位毎の最初のスキャン成分検出結果及び符号ビットに基づいて、今段階の圧縮画像データを今段階の逆量子化データに変換する。 - 特許庁

A control circuit 1 receives the input data of n bits of a digital signal and controls horizontal drivers 3 so as to supply voltages corresponding to the input data to a liquid crystal panel 5 on the basis of reference voltages in a certain H period.例文帳に追加

制御回路１は、デジタル信号のｎビットの入力データを受け、ある１Ｈ期間はこの入力データに対応した電圧を上記基準電圧を基に液晶パネル５に供給するように水平ドライバ３を制御する。 - 特許庁

More specifically, the selection control signal generating circuit 253 divides the data AM0 and AM1, respectively, into significant and insignificant bits to generate control signals SEL and SL representing a decision statement for comparing the data AM0 and AM1.例文帳に追加

すなわち、選択用制御信号生成回路２５３は、データＡＭ０，ＡＭ１のそれぞれを上位ビットと下位ビットとに分割し、データＡＭ０，ＡＭ１の大小を比較する判定文を示す制御信号ＳＥＬ，ＳＬを生成する。 - 特許庁

A channel bit string that is an RLL code converted from data, in which information bits including a special bit are inserted at fixed intervals, according to a modulation table having a variable length conversion rule is input to a data demodulator 1.例文帳に追加

データ復調装置１に対しては、特殊ビットを含む情報ビットが一定の間隔で挿入されたデータを、可変長変換規則を有する変調テーブルに従って変換したRLL符号であるチャネルビット列が入力される。 - 特許庁

Since reception data are received at a modulation rate indicated by an MLI from a transmission apparatus, the number of transmission bits per OFDM symbol in an actual packet based on the MLI is determined in a Data analysis section 107.例文帳に追加

受信データは、送信装置からＭＬＩで示されて変調レートで受信されているため、Ｄａｔａ解析部１０７においてＭＬＩに基づいた実際のパケットにおける１ＯＦＤＭシンボル当たりの伝送ビット数を求める。 - 特許庁

The data source outputs a plurality of bits to be stored in the first storage element, and the first element receives a first bit from the data source, and also clocks the first bit into the second buffering element.例文帳に追加

上記データソースは、第１の記憶素子に格納する複数のビットを出力し、上記第１のエレメントは上記データソースから第１のビットを受け取り、さらに、第１のビットの計時も行って第２のバッファ用エレメントの中へ入れる。 - 特許庁

A plurality of bit transistors 6 in which ON/OFF is controlled according to display data of a plurality of bits, control connection relationship between the plurality of capacitances and the data enable lines, and a total capacity of the plurality of coupling capacitances is controlled.例文帳に追加

複数ビットの表示データに応じてオンオフがそれぞれ制御される複数のビットトランジスタ６が、複数のカップリング容量とデータイネーブルラインの接続関係を制御して、前記複数のカップリング容量の合計容量を制御する。 - 特許庁

A DTX(Discontinuous Transmission) bit insertion section 104 inserts DTX bits to fill in a bit number of a difference to the TrCH data when the number of the TrCH data after coding processing has the difference, that is, is less than a predetermined maximum value.例文帳に追加

ＤＴＸビット挿入部１０４で、符号化処理後のＴｒＣＨデータのビット数が予め定められた最大値に満たない場合に、その差分のビット数を埋めるためのＤＴＸビットをＴｒＣＨデータに挿入する。 - 特許庁

To easily detect the head of data and the position of a scramble control flag when recording data of MPEG 2-PS in conformity with the specification of a CD-ROM, and to carry out the stuffing and padding of a small number of bits.例文帳に追加

ＣＤ−ＲＯＭの仕様に則って、ＭＰＥＧ２−ＰＳのデータを記録する際に、データの先頭やスクランブル制御フラグの位置が容易に検出できると共に、小さいビット数のスタッフィングやパディングが行えるようにする。 - 特許庁

The semiconductor integrated circuit includes a plurality of input/output terminals for transmitting input/output data and a plurality of memory cell array areas to which bits of different in number among the input/output data are assigned, and addresses different from one another are assigned.例文帳に追加

入出力データを伝達する複数の入出力端子と、入出力データのうち互いに異なる番号のビットが割り当てられ、互いに異なるアドレスが割り当てられた複数のメモリセルアレイ領域とを備えている。 - 特許庁

The two-dimensional encoder 1 outputting a two-dimensional code constituted of one-dimensional original data composed of a plurality of bits comprises a continuous original data output means 3, an encoding means 5, and a code arranging means 7.例文帳に追加

２次元符号構成装置１は、複数のビットからなる１次元原データから構成した２次元符号を出力するものにおいて、連続原データ出力手段３と、符号化手段５と、符号配置手段７と、を備える構成とした。 - 特許庁

Input data are stored by one line through an input processing unit 17 and high-order bits of one-pixel data are written to frame display sub-pixels in a unit pixel 12 through an output processing unit 19 to be displayed for a one-frame period.例文帳に追加

入力データは、入力処理部１７において、１ライン分記憶され、１画素データの上位ビットが出力処理部１９を介し、単位画素１２の中のフレーム表示サブ画素に書き込まれ１フレーム期間表示される。 - 特許庁

The buffer 13 includes a FIFO constituted of a plurality of stages, each stage of the FIFO is capable of storing digital data of one unit (10 bits), and the buffer 13 can store digital data for units as many as the constitutive stages of the FIFO as a whole.例文帳に追加

バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。 - 特許庁

When the data type is the PES- VIDE or PES-AUDIO, a full/partial flag is recorded on the fourth bit from the MSB side of the SB header, and a continuity count value showing the continuity of the SB of the same data type is recorded on the four bits on the LSB side following the full/partial flag.例文帳に追加

データタイプがPES-VIDEOまたはPES-AUDIOである場合、ＳＢヘッダのMSB側から４ビット目にはFull/Partialフラグが記録され、それに続くLSB側の４ビットには、同一のデータタイプのＳＢの連続性を示すコンティニティカウント値が記録される。 - 特許庁

In this position detection system, a recording medium is provided with H servo fields that satisfy H≥log_2 (n×m) when (n×m) data bits are formed in one data field, and a probe array is provided with H servo probes for scanning the servo fields.例文帳に追加

記録媒体は１データフィールドに（ｎ×ｍ）個のデータビットが形成された場合に、Ｈ≧log_2(n×m)を満足するＨ個のサーボフィールドを備え、探針アレイはサーボフィールド上をスキャンするＨ個のサーボ探針を備える位置検出システムである。 - 特許庁

To provide a register control apparatus which can control so that a data value of a register becomes an expected value when a plurality of CPUs change only the data value of bits designated to the same register by different timing, respectively.例文帳に追加

複数のＣＰＵが、同一のレジスタに対して夫々異なるタイミングで指定したビットのデータ値だけを変更しようとする場合でも、そのレジスタのデータ値が期待値通りになるように制御できるレジスタ制御装置を提供する。 - 特許庁

A byte order inverting circuit 14 inverts the order of arranging four linked bytes in the data of 32 bits expressing one binary value according to a byte reverse instruction and stores these data in one register inside a register file 11.例文帳に追加

バイト順序逆転回路１４は、バイトリバース命令に従って、一つの２進数の値を表現する３２ビットのデータの連結する４つのバイトの配列順序を逆転してレジスタファイル１１内の一つのレジスタに格納する。 - 特許庁

A data representation preparing part 203 outputs "0" or "1" as many as the number of bits of weight in accordance with the existence/absence of the F term existing in the F term map 102 in the official gazette text 100 for patents, and prepares weighted data representation 103.例文帳に追加

データ表現作成部２０３はＦタームマップ２０２中に存在するＦタームの特許公報テキスト１００中の有無に応じて“０”または“１”を重みのｂｉｔ数だけ出力し、重み付きデータ表現１０３を作成する。 - 特許庁

A comparator CMP compares ones of (n) input data 1 with one another only once for the first time so as to select (i) (n>=i) input data in the descending order of values, and one-bit comparison results, i.e. comparison results of (n-1) bits are found.例文帳に追加

ｎ個の入力データのうち、値の大きいほうからi（n>=i）個選択するために、データ１個毎に、最初の１回だけ各データの大小の比較を比較器CMPで行い、それぞれ１ビットの比較結果、合計（n-1）ビットの比較結果を求める。 - 特許庁