「data bits」に関連した英語例文の一覧と使い方(32ページ目) - Weblio英語例文検索

A control inverter 42 receives the respective bits of data input from an external part at timing being the same as that of the output buffer 110, whose output is connected to the second node C.例文帳に追加

制御用インバータ４２は、出力バッファ１１０と同じタイミングで外部から入力されたデータの各ビットを受け、出力が第２のノードＣに接続される。 - 特許庁

Moreover, this device is provided with an arithmetic unit 3 for calculating the rotator by calculating the basic rotator data according to the fourth address of upper n bits of the bit string y.例文帳に追加

更に、ビット列ｙの上位ｎビットの第４のアドレスに応じて基本回転子データを演算して回転子を算出する演算装置３が設けられている。 - 特許庁

To provide a receiving device in a MIMO (Multi Input Multi Output) communication system, which reduces the number of bits of a received signal (digital data) normalized by a noise estimated value.例文帳に追加

ＭＩＭＯ方式通信システムにおける受信装置において、ノイズ推定値により正規化された受信信号（デジタルデータ）のビット数を低減する受信装置を提供する。 - 特許庁

The recording method and device record the generated channel data having the limited amount of bits on a limited area according to the above two dimensional layout.例文帳に追加

記録方法およびその装置は、そのように生成された有限ビット数のチャネルデータを、前記２次元的な配置に従って記憶媒体の有限領域に記録する。 - 特許庁

In each of sub-fields SF1-SF4, corresponding bits among the gradation data of each pixel is read, and ON/OFF of the pixel is set within a write period Tr.例文帳に追加

各サブフィールドＳＦ１〜ＳＦ４においては、各画素の階調データのうち対応するビットが読み出され、書込み期間Ｔｒ内に画素のオン／オフが設定される。 - 特許庁

In this case, a timing is taken for accurately starting writing from the tail end of data previously written in the optical disk by counting the PLL of channel bits or frame synchronous signals.例文帳に追加

そのとき、チャンネルビットのＰＬＬを、又はフレームシンク信号をカウントして光ディスクに対して前回書き込まれたデータの終端から正確に書き始めるタイミングを取るとよい。 - 特許庁

When the word line is simultaneously selected in the two memory sub arrays, the number of internal data transfer bits can be increased by simultaneously selecting a row.例文帳に追加

２つのメモリサブアレイにおいてワード線を同時に選択した状態において、同時に列選択を行なうことにより、内部データ転送ビット数を増加させることができる。 - 特許庁

Concretely an absolute time is expressed by performing the BCD expression of the digits of '100 minutes' by means of lower 4 bits included in an 8-bit zero data area ZERO.例文帳に追加

具体的には、８ビットのゼロデータ領域ＺＥＲＯの内、下位の４ビットを用いて「１００分」の桁をＢＣＤ表現するようにする等の絶対時間表現を行う。 - 特許庁

The bus widths of internal buses 147 and 148, the data input/output width of the circuit 145 and the buffer widths of circuits 1441-1444 are all set at 64 bits.例文帳に追加

ここで、内部バス１４７，１４８のバス幅、メモリＩ／Ｆ回路１４５のデータ入出力のデータ幅、並びにＦＩＦＯ回路１４４_1 〜１４４_4 のバッファ幅は共に６４ビットである。 - 特許庁

This system embeds in a parent trie table (1) path compression patterns having common prefix bits of a data packet and (2) skip counts indicating the length of the path compression patterns.例文帳に追加

本システムは、親トライテーブル内に、（１）データパケットの共通のプレフィックスビットを有するパス圧縮パターン、及び（２）パス圧縮パターンの長さを表わすスキップカウントを埋込む。 - 特許庁

The first element then receives a second bit of the plurality of bits from the data source substantially while the first bit is being stored into the first element.例文帳に追加

次いで、上記第１のエレメントは、第１のビットが第１のエレメントの中へ格納されているのとほぼ同じ間、複数のビットからなる第２のビットをデータソースから受け取る。 - 特許庁

During fax processing, a destination interface 24b inserts non-printing data (fill bits) if the destination fax transmission rate is larger than the source fax transmission rate.例文帳に追加

ファックス処理の間、宛先インターフェイス２４ｂは、宛先ファックス送信レートが発信元ファックス送信レートより大きい場合に、非プリントデータ（埋め込みビット）を挿入する。 - 特許庁

This memory device 600 is provided with a memory cell array 602 and local sense amplifiers 611-618 for receiving pre-fetched data bits from the memory cell array 602.例文帳に追加

本発明のメモリ装置６００はメモリセルアレイ６０２を備え、メモリセルアレイ６０２からプリフェッチされたデータビットを受信するためのローカルセンスアンプ６１１〜６１８を備える。 - 特許庁

An arbitration circuit 2, a CPU 4, a DDR memory 6, an image processing section 21, and a conversion output section 31 or the like handle the composited image data in units of 32 bits.例文帳に追加

調停回路２，ＣＰＵ４、ＤＤＲメモリ６、画像処理部２１、および変換出力部３１などは、合成された３２ビット単位で画像データを取り扱う。 - 特許庁

In the display system having a 32-bit width memory, a polarity signal is assigned to remainder 8 bits generated by storage of respective 8-bit image data of R, G, and B and is transferred.例文帳に追加

３２ビット幅のメモリを有する表示システムにおいて、Ｒ，Ｇ，Ｂ各８ビットの映像データの格納で生じる余り８ビットにポラリテイ信号を割り当てて転送する。 - 特許庁

A bit position of a parity memory 10 is specified by using unused bits of a physical address generated as the address depth of the parity memory 10 becomes a half of a real data storage memory.例文帳に追加

パリティメモリ１０のアドレス深度が実データ格納メモリの半分となることにより生じる物理アドレスの未使用ビットを用いてパリティメモリ１０のビット位置を指定する。 - 特許庁

Image data obtained by multiplying a value of lower four bits of image data D by 2, 1, 1/2, 1/4, or 1/8 is selected in accordance with the reference set signal RSS and is added, and the corresponding reference value is added furthermore, and converted conversion image data Do is outputted.例文帳に追加

画像データＤの下位４ビットの値を２倍、１倍、１／２倍、１／４倍または１／８倍した画像データがリファレンスセット信号ＲＳＳに応じて選択して加算され、さらに対応する基準値を加算して、変換された変換画像データＤｏを出力する。 - 特許庁

The 8-bit data bits converted by the A/D conversion circuits 144 are supplied to eight pixels 110, which in turn correspond to the crossings of the selected scanning lines 112 and selected 8 data lines 114, through the 8 data lines.例文帳に追加

選択される走査線１１２と選択される８本のデータ線１１４との交差に対応する８個の画素１１０に対し、Ａ／Ｄ変換回路１４４によって変換された８ビットのデータビットは、選択される８本のデータ線を介して供給される。 - 特許庁

An image file F0, to be preserved as digital data in the computer device 1, is converted into print pattern data by a data conversion program 100, after being divided by every 4 bits and is printed as a print pattern on a print form P by the printer 2.例文帳に追加

コンピュータ装置１においてデジタルデータとして保存すべき画像ファイルＦ_０は、４ｂｉｔ毎に分割された上でデータ変換プログラム１００によって印刷パターンデータに変換され、プリンタ２において印刷用紙Ｐに印刷パターンとして印刷される。 - 特許庁

Furthermore, the register file 13 is provided with a plurality of registers R0 to R31 for storing data of a plurality of bits, and configured to update the storage data of the registers R0 to R31 by shifting the storage data of the registers R0 to R31 among those registers R0 to R31.例文帳に追加

さらに、レジスタファイル１３は、各々が複数ビットのデータを保持可能な複数のレジスタＲ０〜Ｒ３１を有し、レジスタＲ０〜Ｒ３１の保持データをレジスタＲ０〜Ｒ３１間でシフトさせることでレジスタＲ０〜Ｒ３１の保持データを更新可能である。 - 特許庁

The memory cell 1-2 and the word line WL0 are activated and data 1 is read out, after that, the data 0 of the memory cell 1-2 is read out, thus output data is varied from 1 to 0, a read-out test after burn-in including an access time of all bits can be performed as a result.例文帳に追加

メモリセル１−２も、ワード線ＷＬ０を立ち上げてデータ１を読み出してから、メモリセル１−２のデータ０を読み出すことにより、出力データが１から０に変化するため、全ビットのアクセスタイムを含むバーイン後の読み出しの検査をすることができる。 - 特許庁

In a receiver circuit 3, under a high-speed mode, a demultiplexer unit 33 generates parallel data of 33 bits and a clock #1 of 312.5 MHz in the high-speed mode from a data latch output of a data latch unit 31 on the basis of a clock of a clock signal generator 37.例文帳に追加

レシーバ回路３において，クロック信号発生部３７のクロックとに基づいて，高速モードの場合に，デマルチプレクサ部３３が，データラッチ部３１のデータラッチ出力から，高速モードにおける３３ｂｉｔパラレルデータ及び３１２．５ＭＨｚクロック＃１を生成する。 - 特許庁

The encoding and decoding are performed referring a table in which the pulse data and the PD number correspond, if a PD number is expressed by 4 bits, the table can contain 16 kinds of the pulse data at maximum, and compress the communication data amount to 1/8.例文帳に追加

エンコード及びデコードは、パルスデータとＰＤ番号を対応させるテーブルを参照して行い、ひとつのＰＤ番号を４ビットで表した場合、テーブルには最大１６種類のパルスデータを格納することができ、通信データ量を１／８に圧縮することができる。 - 特許庁

In a vector conversion part 130 of the data compressor 100, a difference is taken with respect to a sequence of XY coordinates being input data while the obtained differential data of the X coordinate and those of the Y coordinate are combined for each prescribed number of bits so as to generate a byte sequence of a plurality of digits.例文帳に追加

データ圧縮装置１００のベクトル変換部１３０では、入力データであるＸＹ座標の列に対して差分をとり、得られＸ座標およびＹ座標の差分データを所定のビット数毎に組み合わせて複数桁のバイト列を生成する。 - 特許庁

In a LCD controller 40, the video digital data Da is not inverted in a non-inversion-side horizontal period and values of respective bits of the video data are inverted in an inversion-side horizontal period to be transmitted to the arithmetic interpolation correcting circuit 51 of a column driver 50 as a video data Db.例文帳に追加

ＬＣＤコントローラ４０では、その映像データＤａを、非反転側の水平期間では反転させることなく、反転側の水平期間では各ビットの値を反転させて、映像データＤｂとして、コラムドライバ５０の補間演算補正回路５１に送出する。 - 特許庁

When the input data Din is in a range where the change of an input value to an output value is precipitous in the logarithmic function, the input data Din is converted by a conversion table T1 having the same numbers of elements as the numbers of bits of the input data Din.例文帳に追加

入力データＤｉｎが対数関数において入力値に対する出力値の変化が急峻な範囲にある場合は、入力データＤｉｎのビット数と同一の要素数を有する変換テーブルＴ１により入力データＤｉｎを変換する。 - 特許庁

Also, this device is provided with a storage device 2 for storing at least 2s-n kinds of basic rotator data, and for outputting one kind of basic rotator data W1 from among the basic rotator data corresponding to the third address of lower (s-n) bits of a bit string.例文帳に追加

また、少なくとも２^s-n種類の基本回転子データが記憶されビット列ｙの下位（ｓ−ｎ）ビットの第３のアドレスに対応して基本回転子データの中から１種類の基本回転子データＷ１を出力する記憶装置２が設けられている。 - 特許庁

Regarding the data in a rectangular area which are coded by the byte by using a Pack Bits method (S2), comparison of lines is executed by the raster (S5) and, as to the data which appear in many times, tag information for discrimination is stored in addition in a data table (S9).例文帳に追加

Ｐａｃｋ Ｂｉｔｓ法を用いてバイト単位に符号化される矩形領域のデータについて（Ｓ２）、ラスタ単位にラインの比較を行ない（Ｓ５）、データの出現回数が多いものについては、データテーブルに識別用のタグ情報を併せて記憶しておく（Ｓ９）。 - 特許庁

This common communication board 20 has both a general-purpose interface to the personal computer 10 and a dedicated interface to the estimating board 30, divides variable-length data transmitted from the personal computer 10 into data of eight bits and transmits the individual data to the estimating board 30.例文帳に追加

共通通信ボード２０は、パソコン１０との汎用インターフェイスおよび評価用ボード３０との専用インターフェイスの双方を備え、パソコン１０から送信された可変長のデータを８バイトごとのデータに区切って個別に評価用ボード３０に送信する。 - 特許庁

To provide constitution of peripheral circuits suitable for a high speed parallel input/output operation of multi-bits data in a nonvolatile storage device provided with a memory cell of which the electric resistance is varied in nonvolatile fashion in accordance with the level of storage data written by a data writing current.例文帳に追加

データ書込電流によって書込まれた記憶データのレベルに応じて電気抵抗が不揮発的に変化するメモリセルを備えた不揮発性記憶装置において、多ビットデータの高速な並列入出力動作に適した周辺回路の構成を提供する。 - 特許庁

When two-bit driving data are "01" or "10", a driving voltage corresponding to an effective data bit, i.e. the bit representing "1" between two bits of the driving data can be controlled to a 1st voltage level V41 (e.g. 2.5V) or a 2nd voltage level V42 (e.g. 5V).例文帳に追加

２ビット駆動データが”０１”または”１０”である場合，駆動データの２ビットのうち，有効データビット，すなわち”１”を表すビットに対応する駆動電圧は，第１電圧レベルＶ４１（例えば，２．５Ｖ）または第２電圧レベルＶ４２（例えば，５Ｖ）のいずれかに調整され得る。 - 特許庁

Since this conversion table stores the display driving data or its correction value, correspondingly to the combination of the high-order bits of the present frame picture data and those of the preceding frame picture data, a high speed memory circuit for storing the conversion table can be reduced in capacity.例文帳に追加

この変換テーブルを，現フレーム画像データの上位ビットと前フレーム画像データの上位ビットとの組合せに対応して，表示用駆動データまたはその補正値を格納しているので，変換テーブルを格納する高速メモリ回路の容量を少なくすることができる。 - 特許庁

A display control circuit outputs gradation data DA which are obtained by reducing the number of bits of gradation data DB in a right-eye image GR and a left-eye image GL successively in a term T1 and outputs the gradation data DB successively in a term T2 (T2>T1).例文帳に追加

表示制御回路は、右眼用画像ＧRおよび左眼用画像ＧLの各々の階調データＤBのビット数を削減した階調データＤAを周期Ｔ1で順次に出力するとともに階調データＤBを周期Ｔ2（Ｔ2＞Ｔ1）で順次に出力する。 - 特許庁

When the image information is stored, an SD memory card provided with an advanced copyright protection function is used so as to prevent the stored image information from being read by other devices, and 2 bits are made to be dummy data among 4 bit data of a data line connecting an ASIC 400 and the memory card.例文帳に追加

画像情報を蓄積するときに、蓄積された画像情報が他の機器で読み取られないよう高度な著作権保護機能を備えたＳＤメモリカードを用いること、ＡＳＩＣ４００とメモリカードを結ぶデータラインの4bitのデータのうち、2bitをダミーデータとする。 - 特許庁

The control circuit 20 outputs correction data DTR for correcting nonlinearity between an input signal VIN and output data DOUT in the A/D conversion circuit to the comparison section 50 in accordance with one or more bits of the successive approximation data RDA.例文帳に追加

制御回路２０は、Ａ／Ｄ変換回路の入力信号ＶＩＮと出力データＤＯＵＴの間の非線形性を補正するための補正用データＤＴＲを、逐次比較用データＲＤＡの中の１または複数のビットに基づいて比較部５０に出力する。 - 特許庁

The bit counter is provided with: many clock generation parts which correspond to inputted program data, are synchronized only by program data among the program data, and generates mutually different clock signals; and a counter which is synchronized with the clock signals outputted from the clock generation parts, successively shifts input data at the time of synchronization and counts the number of bits of the program data to be programmed among the program data.例文帳に追加

入力されるプログラムデータと対応し、前記プログラムデータのうちプログラムデータによってのみ同期され、互いに異なるクロック信号を発生するための多数のクロック発生部と、前記クロック発生部から出力される前記クロック信号によって同期され、同期時に入力データを順次シフトさせ、前記プログラムデータのうちプログラムするプログラムデータのビット数をカウントするカウンタを含む。 - 特許庁

Binary received data DATA_0 are normalized by sampling them with a reference clock CLK_ref, and pulses are generated in repetition cycles A equal to the reciprocal of the bit transmission rate of the received data DATA_0 in synchronism with respective edges of data DATA for reception obtained by the normalization and are used as a reception clock CLK for extracting bits from the data DATA for reception.例文帳に追加

２値の受信データＤＡＴＡ_0を基準クロックＣＬＫ_refでサンプリングすることによって正規化し、これにより得られる受信用データＤＡＴＡの各エッジに同期して受信データＤＡＴＡ_0のビット伝送速度の逆数に等しい繰り返し周期Ａでパルスを生成し、このパルスを受信用データＤＡＴＡからビット抽出を行うための受信クロックＣＬＫとする。 - 特許庁

In a multicarrier transmission type ADSL subscriber side transmission device 2 which performs data transmission by determining the numbers of multiple bits of respective carriers of a multicarrier signal according to the state of a communication line, a bit map correcting circuit 7 corrects the numbers of multiple bits of the respective carriers determined by a bit map generating circuit 6 by referring to the number of multiple bits of adjacent carriers.例文帳に追加

マルチキャリアの各々における多重ビット数を通信回線の状態に応じ決定してデータ伝送をなすマルチキャリア伝送方式のＡＤＳＬ加入者側伝送装置２において、ビットマップ生成回路６で決定された各々のキャリアにおける多重ビット数を、ビットマップ補正回路７において、隣接キャリアの多重ビット数を参照して補正する。 - 特許庁

A register 105 is provided for once storing only those bits of data read out from a RAM 107 which are permitted according to a read permit signal 106 per bit, bits to be written are set in the register 105, the permit signal 106 is set to other bits, the read from the RAM 107 is executed and then the content of the register 105 is written in the RAM 107.例文帳に追加

ＲＡＭ１０７から読み出されたデータをビットごとの読み出し許可信号１０６に従って許可されたビットだけを一旦記憶するレジスタ１０５を備え、書き込みたいビットをレジスタ１０５に設定して、それ以外のビットに許可信号１０６を設定してＲＡＭ１０７からの読み出しを実行し、その後にレジスタ１０５の内容をＲＡＭ１０７に書き込む。 - 特許庁

A video decoding apparatus of the present invention comprises: conversion means that generates a prediction image of a non-key frame from information on a key frame, and converts the prediction image into first data consisting of plural bits; decoding means that decodes encoded data of the non-key frame using the first data; and a data updating apparatus that updates the first data to be supplied to the decoding means.例文帳に追加

本発明の動画像復号装置は、キーフレームの情報から非キーフレームの予測画像を生成し、予測画像を複数ビットでなる第１データに変換する変換手段と、第１のデータを利用して、非キーフレームの符号化データを復号する復号手段と、復号手段に供給する第１のデータを更新するデータ更新装置とを有する。 - 特許庁

The transmitting side of this digital transmission system includes a data attaching part 170 for converting variable bit input data string into a data string XA being the prescribed number of bits, an encoder 100 for encoding the data string XA, an encoder 110 for encoding interleaved data string XA', and puncturing parts 130 and 140 for puncturing outputs of the encoders 100 and 110.例文帳に追加

デジタル伝送システムの送信側は、可変ビットの入力データ列を所定のビット数のデータ列ＸＡに変換するためのデータ付加部１７０、データ列ＸＡを符号化する符号器１００、インターリーブ後のデータ列ＸＡ´を符号化する符号器１１０、符号器１００，１１０の出力をパンクチャリングするパンクチャ部１３０および１４０を含む。 - 特許庁

The significant bit determination part generates boundary value data having information to significant bits for determining whether inputted data are saturated or not in response to a boundary value, and the saturation detection part receives data and determines whether the data are saturated or not in response to boundary value data to generate the determination result as a detection signal.例文帳に追加

有効ビット決定部は、境界値に応答して入力されるデータが飽和しているか否かを判断するための有効ビットに対する情報を有する境界値データを発生し、飽和検出部はデータを受信して境界値データに応答してデータが飽和されたか否かを判断し判断結果を検出信号として発生する。 - 特許庁

The synchronous memory device is constituted so that writing data proceeds simultaneously in the same direction as the receiving clock and reading data proceeds simultaneously in the same direction as the transmitting clock, also, data bits of the writing data and the reading data are received and transmitted conforming to dual edge transfer in which transfer is performed with a frequency being two times of a receiving clock and a transmitting clock.例文帳に追加

同期メモリ装置は、書込みデータが受信クロックと同じ方向に同時的に進行し、読取りデータが送信クロックと同じ方向に同時的に送信するように構成され、且つ、書込みデータおよび読取りデータのデータビットが、受信クロックおよび送信クロックの２倍の周波数で転送されるデュアル・エッジ転送に従って受信および送信される。 - 特許庁

To provide a method for retrieving synchronizing words in decoding a data stream constituted of unique synchronizing words and encoded data capable of preventing the generation of any non-decoded encoded data by read ing back data by the prescribed number of bits at the time of detecting any error in the decoded data, and then retrieving the synchronizing words.例文帳に追加

本発明は、ユニークな同期ワードと符号化データからなるデータストリームの復号時の同期ワードの探索方法に関し、復号データ中にエラーを検出したとき、所定のビット数の読戻しを行ったあと、同期ワードの探索を行うことにより、復号されない符号化データの発生を防止することのできる同期ワード探索方法を実現することを目的とする。 - 特許庁

The data output buffer 41 is controlled by an output permission signal ZOE' generated from a discrimination signal JDO and the like, when the data of four bits are coincident mutually, the data DO from the selector 34 is given to a data input/output terminal T0, when they are not coincident, the data input/output terminal TO is made to be a high impedance state.例文帳に追加

データ出力バッファ４１は、判定信号ＪＤＯなどから生成される出力許可信号ＺＯＥ′によって制御され、上記４ビットのデータが互いに一致している場合はセレクタ３４からのデータＤＯをデータ入出力端子Ｔ０に与え、一致していない場合はデータ入出力端子Ｔ０をハイインピーダンス状態にする。 - 特許庁