「data bits」に関連した英語例文の一覧と使い方(29ページ目) - Weblio英語例文検索

The storage device includes: a nonvolatile memory cell array; and a memory control circuit executing data write into and data read from the memory cell array in access units of N bits (N is a prescribed integer of 2 or above).例文帳に追加

記憶装置は、不揮発性のメモリーセルアレイと、Ｎビット（Ｎは２以上の所定の整数）のアクセス単位でメモリーセルアレイのデータ書き込みとデータ読み出しを実行するメモリー制御回路と、を備える。 - 特許庁

To provide a receiver for block conversion coded data that can enhance error correction capability of important words, while suppressing increase in redundancy by inserting low-order n-bits of a sum of the important words which are generated during block coding into transmitted data.例文帳に追加

ブロック符号化で発生した複数の重要語の加算値の下位ｎビットを伝送データ中に挿入して、冗長度の増大を抑えながら重要語のエラーの訂正能力を高める。 - 特許庁

In a shown serial transfer circuit, the edge of a serial data input signal (a) is detected by an edge detection circuit 101 and the data width of α (α is a positive integer) bits is counted up by a counting-up counter 104.例文帳に追加

図２におけるシリアル転送回路において、シリアルデータ入力信号ａのエッジをエッジ検出回路１０１で検出し、α（αは正の整数）ビットのデータ幅を計数カウンタ１０４で計測する。 - 特許庁

A gradation conversion means 34 acquires the generated frame image Fm for which the integer part is gradation-expressed by 10 bits by using the data of the integer part and the data of the fractional part of the generated frame image Fm.例文帳に追加

階調変換手段３４は、生成フレーム画像Ｆｍの整数部分のデータと端数部分のデータを用いて、整数部分を１０ビットで階調表現した生成フレーム画像Ｆｍを取得する。 - 特許庁

The image data in the retrieval range of a retrieval frame are supplied to a bit mask circuit 22, which sets the data of bits to '0' in order of from the LSB to the MSB and supplies them to the moving vector detecting circuit 11.例文帳に追加

検索フレームの検索範囲の画像データは、ビットマスク回路２２に供給され、LSBからMSBに向かう順番で、ビットのデータが”０”に設定され、動きベクトル検出回路１１に供給される。 - 特許庁

About input data, a serial input data register 8 capable of holding a plurality of bits related to serial communication can be provided to sequentially capture them at the timing of the shift clocks.例文帳に追加

また、入力データについても、シリアル通信に係る複数ビットを保持可能なシリアル入力データレジスタ８を備えるようにし、ここに上記シフトクロックのタイミングで順次取り込めるようにしておく。 - 特許庁

An alignment control unit 50 performs alignment for frame data to store them per word (132 bits) based on IP pointer information and data pointer information from a frame analysis unit 20.例文帳に追加

アライメント制御装置５０は、フレーム解析装置２０からのＩＰポインタ情報とＤａｔａポインタ情報とに基づき、フレームデータに対するアライメントを行いながらワード（１３２ビット）単位で格納する。 - 特許庁

A data storage part (SU) of a TCAM cell (TMC) is constituted of two twin cells (TW0, TW1) having respectively 2 bits DRAM cells (MC1-MC4), complementary data is stored in each twin cell respectively.例文帳に追加

ＴＣＡＭセル（ＴＭＣ）のデータ記憶部（ＳＵ）を、それぞれが２ビットのＤＲＡＭセル（ＭＣ１−ＭＣ４）を有する２つのツインセル（ＴＷ０，ＴＷ１）で構成し、各ツインセルそれぞれに相補データを格納する。 - 特許庁

A code block (CB) memory 12a stores data in total 2 bits comprising 1-bit of significant information of coefficient data by each block divided by a block division section 6a and a 1-bit of encoding object bit plane.例文帳に追加

コードブロック（ＣＢ）メモリ１２ａが、ブロック分割部６ａによって分割されたブロック毎の係数データの有意情報１ビットと符号化対象ビットプレーンの１ビットの計２ビットのデータを格納する。 - 特許庁

When a request to read the recorded data U from the storage medium is subsequently received, a plurality of the X representation bits are read back from the storage medium and are decoded into the original data bit U(J).例文帳に追加

その記憶媒体からその記録されたデータＵを読み出せというリクエストをその後受け取ると、複数個Ｘの表示ビットをその記憶媒体から呼び戻し、元データ・ビットＵ（Ｊ）中に復号する。 - 特許庁

A data transfer engine is provided with a processing status register, and the processing status register is provided with bits which are made rewritable by a peripheral circuit, and assigned to each peripheral circuit when data processing ends.例文帳に追加

データ転送エンジン内に処理ステータスレジスタを具備し、処理ステータスレジスタは周辺回路によって書き換えが可能であり、データ処理が終了した時点で各周辺回路に割り当てられたビットを設ける。 - 特許庁

As output data, a plurality of bits related to serial communication can be written into a serial output data register 6 in advance of communication and can be sequentially output at the timing of the shift clocks.例文帳に追加

そして、出力データは、シリアル通信に係る複数ビットを通信前に予めシリアル出力データレジスタ６に書き込めるようにし、これを上記シフトクロックのタイミングで順次出力できるようにする。 - 特許庁

The operator generating part is provided with a plurality of encoding cells and the respective encoding cells encode adjacent 2 bit data among the plural bits of multiplication data to output the plurality of operators.例文帳に追加

演算子発生部は、複数個のエンコーディングセルを備え、前記それぞれのエンコーディングセルは、複数ビットの乗数データのうち隣接した２ビットのデータをエンコーディングして、複数個の演算子を出力する。 - 特許庁

The receiver of the data transmission system checks bit positions related to a received data stream and decides the number of bits respectively coinciding with a prescribed bit pattern at the bit positions.例文帳に追加

データ伝送システムの受信機において、受信したデータ・ストリームに関連するビット位置をチェックして、それらのビット位置においてそれぞれ所定のビット・パターンに一致するビット数を判定することを含む。 - 特許庁

To suppress a current flowing at the time of reset by reducing the number of data holding circuits for writing which are reset simultaneously after finish of batch writing of data for writing of a plurality of bits, in a semiconductor memory.例文帳に追加

半導体メモリにおいて、複数ビットの書き込み用データの一括書き込みの終了後に同時にリセットされる書き込み用データ保持回路の数を減らし、リセット時に流れる電流を抑制する。 - 特許庁

The CMYK density data is divided into predetermined regions and an amount of ink to be applied is calculated according to a gradation of each region, and then applying data S (8 bits) of a treatment liquid is formed according to the amount of ink to be applied.例文帳に追加

このＣＭＹＫ濃度データを所定領域に分割し、各領域ごとの階調からインク付与量を算出し、このインク付与量に応じて処理液の付与データＳ（８ビット）を作成する。 - 特許庁

Also, when the number of reception bits is 1/n of the number of the reception registers or less, plural data are received, and transferred to a microcomputer so that the data transfer frequency can be reduced.例文帳に追加

また、受信ビット数が受信レジスタの個数のｎ分の１以下の場合、複数のデータを受信してからマイクロコンピュータへの転送を行うことにより、データ転送頻度を削減する事ができる。 - 特許庁

The seismic intensity arithmetic circuit 9 gives 4-bit dummy data to the upper level of the 16-fold A/D value and gives 4-bit dummy data to the lower level of 1-fold A/D value for converting to an A/D value for computing respective 14 bits.例文帳に追加

震度演算回路９は１６倍ＡＤ値の上位に４ビットのダミーデータを付与し、１倍ＡＤ値の下位に４ビットのダミーデータを付与して、各々１４ビットの演算用ＡＤ値に変換する。 - 特許庁

The intial value V0 of data is stored in the memory cell group of arbitrary M bits in storage areas B0 to B10 having a capacity of (N+1) multiple, e.g., 11 times larger, of the bit number M necessary for data storage.例文帳に追加

データの格納に必要なビット数Ｍの（Ｎ＋１）倍、たとえば１１倍の容量を有する格納領域Ｂ０〜Ｂ１０内で任意のＭビットのメモリセル群にデータの初期値Ｖ０を格納する。 - 特許庁

A selection circuit 14 receives the decision signal JD and selectively outputs either data of a first representation format obtained by adding a decision bit to the dimensional data DX or data of a second representation format obtained by adding the decision bit to complement data/DX generated as inverted data of the dimensional data DX on the basis of the number of changed bits.例文帳に追加

選択回路１４は、この判定信号ＪＤを入力し、ビットの変化数に基づいて、次元データＤＸに判定ビットを付加した第１表現形式のデータ及び次元データＤＸの反転データとして生成された補数データ／ＤＸに判定ビットを付加した第２表現形式のデータのうち何れか一方を選択出力する。 - 特許庁

The data read method is constituted to include steps of reading the same data from the same region on a recording medium by a plurality of times, comparing data read by a plurality of times with unit of one or a plurality of bits, generating read data comprising the most frequent data value for each unit based on the compared result, and performing error detection and correction processing for the read data.例文帳に追加

記録媒体上の同じ領域から同じデータを複数回リードし、複数回リードされたデータを１又は複数ビットの単位で比較して、比較結果に基き各単位について最も頻度の高いデータ値からなるリードデータを生成し、前記リードデータに対して誤り検出及び訂正処理を行うように構成する。 - 特許庁

In the temporary image data storage device 2, 32 pieces of image data corresponding to 32 dots for one block in the divided area are converted to X pieces of block image data collecting the respective bits of the image data for one block in data stream converting circuits 21 and 22 and these block image data are stored in an image memory 24 for temporary storage for the divided areas.例文帳に追加

画像データ一時記憶装置２では、データ列変換回路２１、２２にて、分割領域中１ブロック分３２ドットに対応する３２個の画像データが、各々画像データの各ビットが１ブロック分まとめられたＸ個のブロック画像データに変換され、これらのブロック画像データが分割領域分一時記憶用画像メモリ２４に格納される。 - 特許庁

The data transmission device is one for transmitting quantization bits of an analog amount, and comprises a quantization bit dividing means for dividing quantization bits of an analog amount into a plurality of portions, and a transmitting means for transmitting each portion of the quantization bits divided by the quantization bit dividing means.例文帳に追加

本発明のデータ伝送装置は、アナログ量の量子化ビットを伝送するデータ伝送装置において、アナログ量の量子化ビットを、複数の部分に分割する量子化ビット分割手段と、量子化ビット分割手段により分割された上記複数の部分のそれぞれを送信する送信手段とを備えることを特徴とするデータ伝送装置。 - 特許庁

Data from an input register 10 are inputted to a redundant combinational logic circuit 30, respectively as paired signals comprised of regular bits and redundant bits by a redundant bit encoder 20, and the regular bits of the paired signals outputted from the redundant combinational logic circuit 30 are inputted to an output register which is operated by a forward rotation clock CLK.例文帳に追加

入力レジスタ１０からの各データを冗長ビットエンコーダ２０で正規ビットと冗長ビットからなるペア信号としてそれぞれ冗長組合せ論理回路３０に入力し、その冗長組合せ論理回路３０から出力するペア信号の正規ビットを正転クロックＣＬＫで動作する出力レジスタに入力させる。 - 特許庁

To provide a method for transmitting data, comprised of bits with higher priority and bits with lower priority output from a coder, using a high- order modulator, where a bit stream comprised of at least 3 bits represents one symbol and includes a first bit part having higher reliability and a second bit part with lower reliability.例文帳に追加

少なくとも３ビットからなるビット列が１つのシンボルを表し、前記ビット列が信頼度の高い第１ビット部分及び相対的に信頼度の低い第２ビット部分を含む高次数変調器を使用して、符号器から出力される重要度の高いビット及び相対的に重要度の低いビットから構成されたデータを伝送する方法を提供する。 - 特許庁

The video data of color data within the predetermined color band and video data of color data not within the predetermined color band are composed of a predetermined number of bits for each pixel, and transmitted in timing synchronized to the pixel clock to transmit video data exceeding the predetermined color band from the source-side device to the sink-side device.例文帳に追加

規定された色帯域内の色データの映像データと、規定された帯域外の色データの映像データとは、それぞれ１画素毎に所定ビット数で構成して、画素クロックに同期したタイミングで伝送して、ソース側装置からシンク側装置に、規定された色帯域を越える映像データを伝送する。 - 特許庁

When a series of pixel data is divided into groups each comprising a plurality of pixel data, and T bits in which encoded data of the pixel data in the group can be arranged is defined as one block, an error determination part 4 determines whether all the encoded data arranged in the block are actually subjected to lossless encoding by the lossless encoding part 2.例文帳に追加

誤差判定部４は、一連の画素データを複数の画素データからなる群に分け、群内の画素データの符号化データを配置可能なＴビットを１つのブロックとしたとき、ブロック内に配置する全ての符号化データがロスレス符号化部２で実際にロスレス符号化が行われたデータであるか否かを判定する。 - 特許庁

The bus interface 124 has a data input/output section 128 for inputting/outputting data, a pre-rooter 129 shuffling the connection state of the data bus when inputting/outputting the data, and a bus switch 130 shuffling the connection state of the data bus for unit of a predetermined number of bits.例文帳に追加

このバスインターフェイス１２４は、データの入出力を行うデータ入出力部１２８と、データの入出力の際に、データバスの接続状況の入れ換えを行うプリルーター１２９と、所定のビット数の単位で前記データバスの接続状況の入れ換えを行うバススイッチ１３０と、を有するようにしてある。 - 特許庁

Raster image data for a number of lines corresponding to the number of bits of a print head is set as image data to be printed and the image data in the image memory 104 is read out, line by line, in the reverse order from a line among lines related to the image data to be printed onto which the image data is written most lately.例文帳に追加

そして、印刷ヘッドのビット数に相当する行数分づつのラスタ画像データを印刷に供する画像データとし、この印刷に供する画像データに関連する行のうち最も最近に画像データが書き込まれた行から画像データの書き込みの逆順に１列づつ画像メモリ１０４から読み出す。 - 特許庁

Since received data of the remaining P/2 of the P parallel bits is read from the received data memory 910 at the next second time, the received data of the remaining P/2 bit and the initial received data of P/2 bit are simultaneously transmitted to a message calculation part 913 as received data D211.例文帳に追加

次の２時刻目に、Pパラレルビットのうちの残りのP/2のビットの受信データが受信データメモリ９１０から読み出されるので、この残りのP/2のビットの受信データと、レジスタ９１２に一旦格納されていた先のP/2のビットの受信データとが同時に、受信データD211として、メッセージ計算部９１３に送信される。 - 特許庁

In the case of consecutive shots, the SDRAM 26 stores the RAW data 92 from the analog/ digital converter 42, the pre-processing section 60 applies pre-processing to the data, the SDRAM 26 stores pre-processing data 94 in 8-bits, the SDRAM 26 stores the YC data 96 subjected to YC processing by the YC processing section 66 and then stores the compressed data.例文帳に追加

連写時は、Ａ／Ｄ変換器４２からのＲＡＷデータ９２をＳＤＲＡＭ２６に格納して前処理部６０で前処理した後に、８ビットの前処理データ９４をＳＤＲＡＭ２６に格納し、ＹＣ処理部６６でＹＣ処理した後のＹＣデータ９６をＳＤＲＡＭ２６に格納して、その圧縮データを格納する。 - 特許庁

The information processor comprises means for generating the binary data part by inserting a specified bit value for every specified bits such that the data sequence of a real time command is not included for the binary data being transmitted to the printer, and means for transmitting a data sequence including the generated binary data part to the printer.例文帳に追加

情報処理装置の挿入生成手段は、印刷装置に対して送信するバイナリデータに対して、リアルタイムコマンドのデータ列が含まれないように所定ビットごとに所定のビット値を挿入してバイナリデータ部を生成し、送信手段は、生成されたバイナリデータ部を含むデータ列を印刷装置に送信する。 - 特許庁

When retransmitting data in the Hybrid Automatic Repeat Request ('H-ARQ') technique, the data transmission/reception apparatus and method performs symbol mapping on coded bits to be retransmitted by allocating different reliabilities to the coded bits according to the number of retransmission, thus resulting in an improvement in system performance.例文帳に追加

複合再伝送(“Ｈ-ＡＲＱ”)方式にてデータを再伝送するとき、データ送受信装置及び方法は、再伝送回数によって符号化ビットにマッピングされる信頼度を相異に割り当てることによって、再伝送しようとする符号化ビットのシンボルマッピングを遂行してシステム性能を向上させる。 - 特許庁

The method and the structure provided therein reduce maximum write current consumption for writing a plurality of data bits to a NVM array by writing the data bits sharing an activated word line at different times (e.g., activating bit lines associated with an activated word line at different times).例文帳に追加

アクティブにされたワード線を共有するデータビットを異なる時刻において書込むこと（例えば、アクティブにされたワード線に関連付けられたビット線を異なる時刻においてアクティブにすること）によって、複数のデータビットを１つのＮＶＭアレイに書込むための最大書き込み電流の消費量を低減させる。 - 特許庁

In cases where data of 12 bits (4096 gradations) are converted into data of 8 bits (256 gradations) for example, the thinning-out process is not done for the luminance domain KRT, or the thinning-out process is done at a low thinning-out rate by the weighting changer 260 while the thinning-out process is done for the luminance domain KR at a high thinning-out rate.例文帳に追加

例えば、１２ビット（４０９６階調）のデータを８ビット（２５６階調）のデータに変換する場合に、重み付け変更部２６０は、輝度領域ＫＲＴに対しては間引き処理を行わない、または低間引き率で間引き処理を行い、輝度領域ＫＲに対しては高間引き率で間引き処理を行う。 - 特許庁

The driving capability setting circuit 27 sets driving capability of the corresponding output amplifier 26 low in the case of coincidence between upper two bits of input display data and sets driving capability of the corresponding output amplifier 26 high in the case of a middle gradation area wherein upper two bits of input display data are not coincident with each other.例文帳に追加

駆動能力設定回路２７は入力される表示データの上位２ビットが一致する場合に、対応する出力アンプ２６の駆動能力を低く設定し、表示データの上位２ビットが一致しない中間階調領域の場合に、対応する出力アンプ２６の駆動能力を高く設定する。 - 特許庁

The designing method for the semiconductor integrated circuit generates specifications specifying the structure, specifications, etc., of required hardware and specifies the unused bit array in code data composed of a specific number of binary bits to generate an RTL description showing whether or not the respective bits of all required code data need to be compared.例文帳に追加

本半導体集積回路の設計方法は、所要のハードウエアの構造及び仕様等を指定する仕様書を生成し、２値の所定数ビットから成るコードデータのうちの使用しないビット列を指定し、所要の全てのコードデータの各ビットに対する比較処理の必要性の有無を示すＲＴＬ記述を生成する。 - 特許庁

The integrated circuit for printer (memory control ASIC 10) is configured to serve as a circuit having a capability to grasp a data receiving interface from a specific group of bits in a command on a data_cmd bus, and a capability to grasp the data receiving interface from the group of bits with some bit values (bit7 values) treated as "0".例文帳に追加

印刷装置用集積回路（メモリ制御ＡＳＩＣ１０）を、data_cmdバス上のコマンド中の特定のビット群から，データが受信されたインタフェースを把握する機能と、それらのビット群から、幾つかのビット値（bit7の値）を“０”として取り扱って、データが受信されたインタフェースを把握する機能とを有する回路として、構成しておく。 - 特許庁

The ROM data are processed by RLL(2, 7) modulation similarly to prepit addresses of RAM data and dcc of 6-channel bits is inserted for its each unit; and frame sync (FS) of 48-channel bits is added at the head of a ROM recording frame and a postamble (PO) for adjusting frame length is added at the tail of the ROM recording frame.例文帳に追加

ＲＯＭデータは、ＲＡＭデータのプリピットアドレスと同様にＲＬＬ（２，７）変調され、その単位毎に６チャネルビットのｄｃｃが挿入され、ＲＯＭ記録フレームの先頭には４８チャネルビットのフレームシンク（ＦＳ）が付加され、ＲＯＭ記録フレームの最後にはフレーム長を調整するためにポストアンブル（ＰＯ）が付加される。 - 特許庁

This free cell generating circuit is composed of a 53-octet timing counter 2 of 53 cycles for counting the timing of an asynchronous transfer mode(ATM) cell, a gate circuit 4 for generating four kinds of timing signals from the output of 6 bits from the 53-octet timing counter 2, and a shift register 3 for converting the free cell pattern of 8 bits from parallel data to serial data.例文帳に追加

空きセル生成回路は、ＡＴＭセルのタイミングカウントを行う５３周期の５３オクテットタイミングカウンタ２と、５３オクテットタイミングカウンタ２の６ビットの出力から４種類のタイミング信号を生成するゲート回路４と、８ビットの空きセルパターンをパラレルデータからシリアルデータに変換するシフトレジスタ３とにより構成する。 - 特許庁

A storage unit 61 stores master key data, a storage unit 51 stores authentication key data, and mutual authentication units 53, 63 use a random number in 64 bits generated from a random number generating unit 60, to respectively select corresponding master key data and authentication key data.例文帳に追加

記憶ユニット６１はマスタ鍵データＭＫ0 〜ＭＫ31を記憶し、記憶ユニット５１は認証鍵データＩＫ0 〜ＩＫ31を記憶し、乱数発生ユニット６０で発生したＲj を用いて、相互認証ユニット５３，６３において、対応する一のマスタ鍵データおよび認証鍵データをそれぞれ選択する。 - 特許庁

A decoder 23 outputs data of m bits using an index part n of n power (n is a negative integer) of 2 for indicating an inclination A of a straight line of linearly approximating log (1+e-|a-b|) as a positive integer, and data of a section B by using input data x with this absolute value as the input data x.例文帳に追加

これを入力データｘとし、デコーダ２３は、入力データｘを用いて、ｌｏｇ（１＋ｅ^-|a-b|）を直線近似した直線の傾きＡを示す２のｎ乗（ｎは負の整数）の指数部ｎを正の整数としたｍビットのデータと、切片Ｂのデータを出力する。 - 特許庁

In the first communication state that the setting of initial is executed between a host controller and an encoder, all absolute data owned by the encoder are transmitted, and in the second communication state that a position loop is assembled, data in the periphery of high order several bits having data change and data indicating the bit positions are transmitted.例文帳に追加

上位コントローラとエンコーダの間でイニシャルの設定を行う第１の通信時にエンコーダの保有するアブソリュートの全データを送り、ポジションループを組む第２の通信状態において、データ変化の有る上位数ビット周辺のデータとそのビット位置を表すデータを送る。 - 特許庁

In a data driven status table memory 120, a next status is stored in an address where each upper and lower bits is composed of a state and a data stream element, a packet including an address and a data stream identifier is inputted, and a packet including the next state and a data stream ID is outputted.例文帳に追加

データ駆動型状態テーブルメモリ１２０には、上位及び下位をそれぞれ状態及びデータストリーム要素とするアドレスに次状態が格納され、アドレスとデータストリーム識別子とを含むパケットが入力され、次状態とデータストリームＩＤとを含むパケットが出力される。 - 特許庁

Reference data is collated with inputted data, bit position information from a reference data generating part is fetched by every detection of the error bit every time, when an error bit is detected, the bit patterns of the reference data are displayed continuously on a pattern display part 33, bits with errors are marked and displayed by attaching diagonal lines in a figure.例文帳に追加

基準データと入力データとを照合し、誤りビットが検出されるごとに、その時の基準データ発生部からのビット位置情報を取込み、パターン表示部３３に基準データのビットパターンを連続的に表示し、その誤りのあったビットには、印し、図は斜線を付けて表示する。 - 特許庁