「data-bit」に関連した英語例文の一覧と使い方(103ページ目) - Weblio英語例文検索

Then the CPU 21 calculates the average change rate of density of the pixels included in the extracted gradation area and converts the bit map image data of pixels in the gradation areas into gradation image data expressing the gradation by using the calculated average change rate of density.例文帳に追加

次に抽出したグラデーション領域に含まれる画素の濃度の平均変化率を算出し、算出した濃度の平均変化率を用いて、グラデーション領域の画素のビットマップ画像データを、グラデーションを表すグラデーション画像データに変換する。 - 特許庁

The address conflict detection part 103 detects a conflict of addresses by detecting whether 1 is stored as information of the address stored in a bit data storage part 102 according to the data outputted from the extraction part 101.例文帳に追加

アドレス競合検出部１０３は、抽出部１０１から出力されたデータに基づいて、ビットデータ記憶部１０２へ記憶されているアドレスの情報へ１が記憶されているか否かを検出することによって、アドレスの競合を検出する。 - 特許庁

To provide a connection circuit for measuring BER and a method for measuring BER arranged such that normal data can be transmitted to a BER measuring instrument when the bit error rate is measured during MPEG-TS data communication performed on a circuit board.例文帳に追加

回路基板上でＭＰＥＧ−ＴＳデータ通信が行われている場合のビットエラーレートの測定を行う際に、ＢＥＲ測定器に正常なデータを送信できるようにしたＢＥＲ測定用接続回路およびＢＥＲ測定方法を提供する。 - 特許庁

A control circuit is constituted so that a sense amplifier 25a is activated after a column gate 71 is turned on at the time of a write operation and data from a data bus line DB are applied to one side of the input/output terminal of the sense amplifier 25a connected to a pair of bit line BL, /BL.例文帳に追加

制御回路は、ライト動作時にコラムゲート７１がオンされデータバス線ＤＢからデータがビット線対ＢＬ，／ＢＬに接続されたセンスアンプ２５ａの一方の入出力端子に印加された後、そのセンスアンプ２５ａを活性化するようにした。 - 特許庁

A control circuit 70 detects the total number of zeros continued from the lowermost bit about input data A and coefficient data B which are to be multiplied by a multiplier 50 and sets a value of an enable signal EN[7:0] on the basis of the detected total number of zeros.例文帳に追加

制御回路７０は、乗算器５０で乗算される入力データＡと係数データＢについて、最下位ビットから連続する０の総数を検出し、検出した０の総数に基づいてイネーブル信号ＥＮ［7：0］の値を設定する。 - 特許庁

When a reading instruction to the optical disk 3 is outputted, the information 30 is referred to, and when the cache of the data whose reading is instructed is judged on the basis of the bit map, the cached data are read out from the HDD 4 instead of the optical disk 3.例文帳に追加

光ディスク３への読み出し指示に対してこの情報３０を参照し、ビットマップに基づき読み出し指示されたデータがキャッシュされていると判断したら、光ディスク３の代わりにＨＤＤ４からキャッシュされたデータを読み出す。 - 特許庁

The combination of SF and MF is determined based on a physical channel data bit size that maximizes transmission efficiency and minimizes the number of punctured bits, without requiring an additional physical channel in transmitting the uplink data having the TBS.例文帳に追加

ＳＦ及びＭＦの組合せは、ＴＢＳを有する上りリンクデータを送信する際に、付加的な物理チャンネルを必要とせず、送信効率を最大にし、パンクチャーリングされたビット数を最大にする物理チャンネルデータビットサイズに基づいて決定される。 - 特許庁

For an inversion side horizontal period, the video data are D/A converted with each bit value of the original data reversed, and the obtained video signal voltage is applied to the transparent electrode, and also a 60 V common anode drive voltage is applied to the common anode.例文帳に追加

反転側の水平期間では、元の映像データの各ビットの値を反転させて映像データをＤ／Ａ変換し、得られた映像信号電圧を透明電極に印加するとともに、６０Ｖのコモンアノード駆動電圧をコモンアノードに印加する。 - 特許庁

The data demodulator 38-1 consists of a 3R receiver 40 and an error correction device 42, demodulates data D1 from the received signal light of the channel ch1, corrects its error and supplies error rate information BER (bit error rate) to a control device 46.例文帳に追加

データ復調装置３８−１は、３Ｒ受信装置４０と誤り訂正装置４２からなり、ｃｈ１の受信信号光からデータＤ１を復調してその誤りを訂正し、誤り率情報ＢＥＲを制御装置４６に供給する。 - 特許庁

Physical address remapping used to distribute memory access patterns over a plurality of physical memory devices is partially replicated by the compression status bit cache to efficiently integrate allocation and access of the backing storage device data with other user data.例文帳に追加

複数の物理的メモリデバイスにわたりメモリアクセスパターンを分配するのに使用される物理的アドレス再マッピングを圧縮状態ビットキャッシュにより部分的に複製し、バッキング記憶装置データの割り当て及びアクセスを他のユーザデータと効率的に一体化する。 - 特許庁

A communication error detecting part 2 is provided with a header analysis part 3 for analyzing whether or not a specific bit array predetermined between a transmitter 4 and a receiver 1 for transmitting and receiving communication data with each other is included in a header part of the communication data.例文帳に追加

通信エラー検出部２は、互いに通信データの送受信を行う送信機４と受信機１との間で予め定められた特定のビット配列が、通信データのヘッダ部に含まれているか否かを解析するヘッダ解析部３を備えている。 - 特許庁

Suppressing a DC component under limitation of k=7 or 8 is performed by using a encoding table in which an input data word in a unit of 4 bits can be converted to an input data word in a unit of 6 bits with (1, k) RLL rule without the redundant bit.例文帳に追加

冗長ビットを用いること無しに（１、ｋ）ＲＬＬ規則で、ｋ＝７あるいは８の制限下におけるＤＣ成分の抑圧を、４ビット単位の入力データ語を６ビット単位の入力データ語に変換可能な符号化テーブルを用いて行う。 - 特許庁

The control circuit CTL turns the transfer switch off in a state before writing or reading data, and when writing or reading of data is performed via the pair of bit lines BLT, BLB, the transfer switch is turned on.例文帳に追加

制御回路ＣＴＬは、データの書き込み又は読み出しを行う前の状態においては、トランスファースイッチＳＷをオフ状態とし、ビット線対ＢＬＴ，ＢＬＢを介してデータの書き込み又は読み出しを行う場合は、トランスファースイッチＳＷをオンさせる。 - 特許庁

8-bit read data RD outputted from a terminal DO of an SRAM 11 is divided by 4 bits, and they are connected to data output terminals 4a and 4b through selectors 14a and 14b and three-state output buffers 15a and 15b respectively.例文帳に追加

ＳＲＡＭ１１の端子ＤＯから出力される８ビットの読み出しデータＲＤを、４ビットずつに分離し、それぞれセレクタ１４ａ，１４ｂと３ステートの出力バッファ１５ａ、１５ｂを介してデータ出力端子４ａ，４ｂに接続する。 - 特許庁

To provide a motion detecting apparatus for image data and a method thereof which detects whether an image includes a motion by using a bit stream of the image encoded for compression without an extra circuit nor input image processing for motion detection of image data.例文帳に追加

イメージデータの動き検出のために別途の回路や入力イメージ処理無しに圧縮のために符号化されたイメージのビットストリームを用いてイメージに動きがあるか否かを感知するイメージデータの動き感知装置及び方法を提供する。 - 特許庁

An RIP processing part 12 in a printer controller analyzes printing jobs described with a page description language and creates a multiple value image data in an original color space of a printing job and a tag bit showing the color space corresponding to each pixel of the multiple value image data.例文帳に追加

プリンタコントローラ１０のＲＩＰ処理部１２は、ページ記述言語で記述された印刷ジョブを解析し、印刷ジョブの元の色空間における多値イメージデータと、多値イメージデータの各画素に対応する色空間を示すタグビットを生成する。 - 特許庁

A temporary range managing means 30 produces/ensures one temporary range on a 32-bit address space 50 to each data access processing program, and, manages information indicating correspondence between the data access processing program and an address of the temporary range.例文帳に追加

一時領域管理手段３０は、３２ｂｉｔアドレス空間５０上の一時領域を各データアクセス処理プログラムに対して１つ作成・確保し、当該各データアクセス処理プログラムと当該一時領域のアドレスとの対応を示す情報を管理する。 - 特許庁

The optical disk reproducing apparatus that has the optical disk reading apparatus which reads the video data recorded in the optical disk and that reproduces video based on the read video data, has a calculation unit that calculates the bit rate of the video data recorded in the optical disk, and a report control unit that lets a reporting unit report an error when the bit rate calculated by the calculation unit is higher the maximum transfer rate of the optical disk reading apparatus.例文帳に追加

光ディスクに記録された映像データを読取る光ディスク読取り装置を備え、読取られた映像データに基づき映像を再生する光ディスク再生装置において、前記光ディスクに記録された映像データのビットレートを算出する算出部と、前記算出部により算出されたビットレートが前記光ディスク読取り装置の最大転送速度より高い場合に、報知部にエラーを報知させる報知制御部を備えた構成とした。 - 特許庁

Thus, since the same specific data for processing is registered in a plurality of areas in the CAM as mutually different bit patterns, for example, in registration and the same specific data for processing registered in a plurality of places is retrieved as the mutually different bit patterns in retrieval, the reliability entry data in the CAM is raised and reliability of retrieval results is also raised by further increase of retrieval parts.例文帳に追加

このようにすれば、例えば登録時には同一の特定の処理対象データが互いに異なるビットパターンとして連想メモリ内の複数領域に登録され、また検索時には複数箇所に登録された同一の特定の処理対象データをそれぞれ異なるビットパターンとして検索することができるため、ＣＡＭ内のエントリデータの信頼性が向上しており、さらに検索箇所が増えることで検索結果の信頼性も向上している。 - 特許庁

The imaging apparatus comprises a section 103 for developing inputted image data into bit data, and means 104 for forming an image on a recording medium based on the bit data wherein a signal for initialization the image developing section 103 and a test start signal for performing test operation of the imaging means are delivered to the image developing section 103 and the imaging means 104 through a signal line S1.例文帳に追加

入力された画像データをビットデータに展開する画像展開部１０３と、そのビットデータに基づいて記録媒体に画像形成を行う画像形成手段１０４とを備え、画像展開部１０３の初期化を行うための初期化信号と、前記画像形成手段の試験動作を行うためのテスト開始信号とを共用の信号線Ｓ１を通してそれぞれ画像展開部１０３と画像形成手段１０４に送出する。 - 特許庁

A servo controller decoder 204 obtains bit rate information from compressed digital data recorded in a disk 100, specifies a reproduction starting position based on the obtained bit rate information and currently reproduced reproduction time information obtained by a microcomputer 203, and repeat an operation to read the compressed digital data of the disk from the specified reproduction position for reproduction for every unit time.例文帳に追加

サーボコントローラ・デコーダ２０４は、ディスク１００上に記録されたデジタル圧縮データ内のビットレート情報を取得し、取得したビットレート情報とマイクロコンピュータ２０３が取得した再生動作中の現在の再生時間情報とに基づいて再生開始位置を特定し、特定した再生開始位置からディスク上のデジタル圧縮データを読み出して再生する動作を単位時間毎に繰り返す。 - 特許庁

Each pixel circuit 3 consists of a first pixel circuit 3a which has a first memory M1 for recording a first bit of video data supplied to a signal line SIG(h) by a signal line driving circuit 6 and a first pixel electrode 1, and a second pixel circuit 3b which has a second memory M2 for recording a second bit of video data and a second pixel electrode 2.例文帳に追加

各画素回路３は、前記信号線駆動回路６により前記信号線ＳＩＧ（ｈ）に供給された映像データの第１ビットを記録する第１のメモリＭ１及び第１の画素電極１を有する第１の画素回路３ａ、及び映像データの第２ビットを記録する第２のメモリＭ２及び第２の画素電極２を有する第２の画素回路３ｂからなる。 - 特許庁

On the basis of a remaining capacity of the recording region of the recording medium before the timer reservation recording and a designated remaining capacity of the recording region of the recording medium after the timer reservation recording, a bit rate for recording the video voice data in the recording medium by the timer reservation recording is calculated, and the video voice data for the timer reservation recording are recorded on the basis of the calculated bit rate.例文帳に追加

タイマ予約録画前の記録媒体の記録領域の残り容量と指定されたタイマ予約録画後の記録媒体の記録領域の残り容量とに基づいて、タイマ予約録画の映像音声データを記録媒体に録画するビットレートを算出し、算出されたビットレートに基づいてタイマ予約録画の映像音声データを記録媒体に録画するようにする。 - 特許庁

The device 2 for video distribution creates a route table 21 with network band information, moving times and boundary flags recorded therein by being related to the respective pieces of the location information transmitted from the mobile terminal 1, and determines a reproduction bit rate and a distribution bit rate of video data to be distributed to the mobile terminal 1 using the route table 21 when a data distribution request is transmitted from the mobile terminal 1.例文帳に追加

映像配信装置２が、携帯端末１から送られてきた各位置情報に関連付けてネットワーク帯域情報、移動時間、境界フラグを記録した経路テーブル２１を作成し、携帯端末１からデータ配信要求が送られてきた場合、経路テーブル２１を利用して携帯端末１へ配信する映像データの再生ビットレート及び配信ビットレートを決定する。 - 特許庁

A method for determining a data rate in a serial interface channel for a programmable logic device operating at a clock rate includes; monitoring the channel for occurrence of a single bit transition, and concluding that the data rate is virtually a multiple of the clock rate based on detection of a plurality of single bit transitions in a predefined duration.例文帳に追加

クロックレートにおいて動作しているプログラマブルロジックデバイスのシリアルインターフェースチャネルにおけるデータレートを決定するための方法であって、この方法は、単一ビット遷移の発生について、チャネルをモニタすることと、所定の継続時間における複数個の単一ビット遷移の検出に基づいて、データレートは実質的にクロックレートの倍数であると結論付けることとを包含する、方法。 - 特許庁

More specifically, the synchronous DRAM includes: a memory array containing at least first and second column blocks being divided by a column address; the first bit line sense amplifier being composed so that data outputted from the first column block of the memory cell array are sensed; and a second bit line sense amplifier being composed so that data outputted from the second column block are sensed.例文帳に追加

より具体的に、同期式ＤＲＡＭはカラムアドレスにより分けられる少なくとも第１カラムブロックと第２カラムブロックとを含むメモリセルアレイ、メモリセルアレイの第１カラムブロックから出力されるデータをセンシングするように構成された第１ビットラインセンスアンプ及びメモリセルアレイの第２カラムブロックから出力されるデータをセンシングするように構成される第２ビットラインセンスアンプを含む。 - 特許庁

To provide a burst synchronization circuit high in reliability and capable of selecting an optimum sampling phase by detecting both side edges of a 1-bit pulse without using an alternate pattern for burst synchronization in the case of matching a phase of a burst received data signal with a sampling phase of the received data signal and selecting an optimum sampling phase even on the occurrence of a bit error.例文帳に追加

バースト状の受信データ信号とその受信データ信号のサンプリング位相とを合わせるバースト同期回路に関し、バースト同期用の交番パターンを用いることなく、１ビットパルスの両側エッジを検出して最適サンプリング位相を選択し、又、ビット誤りが発生しても最適サンプリング位相を選択する信頼性の高いバースト同期回路を提供する。 - 特許庁

A directory information insertion circuit 114, when a directory control part 113 writes thereto, changes ECCs of data words corresponding to all bits set to 1 in directory information so that an ECC check can detect a "one-bit error of ECC bit 0", and commands a memory control part 112 to write data words W_xy and inserted ECCs.例文帳に追加

ディレクトリ情報盛り込み回路１１４は、ディレクトリ制御部１１３からのライトがあった場合に、ディレクトリ情報において１となっている全てのビットに対応するデータワードのＥＣＣを、ＥＣＣチェックを行った際に、”ＥＣＣのビット０の１ビットエラー”として検出されるように変更し、メモリ制御部１１２に対して該データワードＷ_ｘｙおよび盛り込み済ＥＣＣのライト指示を行う。 - 特許庁

The host computer 1 is equipped with a calculation part 17 which calculates an image formation time based upon bit map data of one certain band and the transfer time of bit map data of a band to be transferred next and a communication control part 18 which compares the image formation time with the transfer time and requests a status from the printer 2 only when the image formation time is longer than the transfer time.例文帳に追加

ホストコンピュータ１は、ある１つのバンドのビットマップデータに基づく画像形成時間と、その次に転送されるバンドのビットマップデータの転送時間とを計算する計算部１７と、画像形成時間と転送時間とを比較し、画像形成時間が転送時間より長いときのみプリンタ２に対してステータス要求を行う通信制御部１８とを備える。 - 特許庁

The scramble circuit 26 is provided with 16 bit registers 51A-51D holding a password, a password is successively supplied to exclusive-OR circuit 55 from this 16 bit registers 51A-51D through a selector 53, exclusive-OR of a password and recording data or read-out data is obtained by the exclusive-OR circuit 55, and setting and releasing scramble can be performed.例文帳に追加

スクランブル回路２６にはパスワードを保持した１６ビットレジスタ５１Ａ〜５１Ｄが備えられており、この１６ビットレジスタ５１Ａ〜５１Ｄからセレクタ５３を介してＥＸ−ＯＲ回路５５に対して順次パスワードを供給し、ＥＸ−ＯＲ回路５５でパスワードと記録データ又は読出データとの排他的論理和を求めて、スクランブルの設定及び解除を行うことができるようにした。 - 特許庁

The imaging apparatus for printing out image data comprises an interpreter generating an internal code for each color component being printed out for print data inputted as a page description language, a rasterizer generating bit map data from the internal code, means for predicting generation of overrun when the rasterizer generates bit map data, and means performing overrun processing on all other color components not yet processed when overrun is predicted with a specified color component.例文帳に追加

画像データを印字出力する画像形成装置であって、ページ記述言語として入力された印刷データに対して印字出力される各色成分毎に内部コードを生成するインタプリタと、内部コードからビットマップデータを生成するラスタライザと、ラスタライザがビットマップデータを生成する際のオーバーランの発生を予測するオーバーラン予測手段と、所定の色成分でオーバーラン予測されたときには、未処理である他の全ての色成分に対してオーバーラン処理を行うオーバーラン処理手段とを有する構成とする。 - 特許庁

In reading the data, it is calculated how many bites of data are read from the buffer memory 1a by counting the number of reading times by using a reading counter 3a, and the empty bit of the FIFO block register, which becomes an object when all the data of FIFO block being accessed are read, is set empty.例文帳に追加

データの読み出しを行う時、読み出しカウンタ３ａを用いて読み出しをおこなった回数をカウントしてバッファメモリ１ａから何バイトのデータを読み出したかを算出し、アクセスをおこなっているＦＩＦＯブロックのデータがすべて読み出されると対象となるＦＩＦＯブロックレジスタのＥＭＰＴＹビットをＥＭＰＴＹに設定する。 - 特許庁

The read of FIFOs 41 to 44 is processed in a time 1/4 time as long as a write time T and after a rearranging circuit 45 rearranges read data of respective channels to a 32-bit width so that the data will not be discontinuous, the data are written to one buffer on a write side between buffers 46 and 47 for PCI bus transfer.例文帳に追加

ＦＩＦＯ４１〜４４の読み出しは書き込み時間Ｔの１／４の時間で処理し、読み出した各チャンネルのデータを不連続にならないように、並べ替え回路部４５により３２ビット幅に並べ替えられてからＰＣＩバス転送用のバッファ４６及び４７のうち、書き込み側となっている一方のバッファに書き込む。 - 特許庁

When starting the execution of game control, the numerical value data are read from the random numerical value register, and a bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 is changed to "0" from "1", thereby setting the corresponding random number latch flag to the off-state (step S120 to step S123 or the like).例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する（ステップＳ１２０〜ステップＳ１２３など）。 - 特許庁

The PPCM sink information includes the number of samples per packet (40, 80, or 160, depending on the sampling frequency), a data rate ['0', when it is VBR(variable bit rate): an identifier showing that data in the sub-packet are compressed data], sampling frequency and the number of quantizing bits, channel allocating information, and the like.例文帳に追加

ＰＰＣＭシンク情報は１パケット当たりのサンプル数（サンプリング周波数ｆｓに応じて４０、８０又は１６０）、データレート（ＶＢＲの場合には「０」：サブパケット内のデータが圧縮データであることを示す識別子）、サンプリング周波数ｆｓ及び量子化ビット数Ｑｂ、チャネル割り当て情報などを含む。 - 特許庁

The statistical multiplexer includes: a plurality of encoders 201-20n to encode a plurality of input data 11-1n according to bit rates allocated to the input data 11-1n respectively; and a multiplexer 401 to multiplex and output a plurality of encoded data 21-2n encoded by the encoders 201-20n.例文帳に追加

本発明による統計多重装置は、複数の入力データ１１〜１ｎを、それぞれに割り当てられたビットレートに応じて符号化する複数のエンコーダ２０１〜２０ｎと、複数のエンコーダ２０１〜２０ｎによって符号化された複数の符号化データ２１〜２ｎを多重化して出力する多重化装置４０１とを具備する。 - 特許庁

Then, the amount of the compressed image data is measured by a counter 108 and when the data amount is equal to or more than prescribed, the relevant image data stored in memory 112 are recompressed with second higher compressibility in a Huffman decoding circuit 113, a bit shift circuit 114 and a Huffman encoding circuit 115.例文帳に追加

そして、圧縮された画像データのデータ量がカウンタ１０８で計測され、所定値以上の場合、メモリ１１２に記憶されていた当該画像データがハフマン復号化回路１１３、ビットシフト回路１１４及びハフマン符号化回路１１５で、より高圧縮率である第２の圧縮率で再圧縮される。 - 特許庁

Input data from an input terminal 1 are stored in a data storage part 4a of a storage circuit 4, and input parity corresponding to the input data is generated by a parity generating circuit 7, delayed by ≥1 bit through a write address delay circuit 8, and stored in a parity storage part 4b of the storage part 4a.例文帳に追加

記憶回路４のデータ記憶部４ａに入力端子１からの入力データを記憶すると共に、この入力データに対応する入力パリティをパリティ生成回路７で生成し、書き込みアドレス遅延回路８で１ビット以上遅延させて記憶回路４のパリティ記憶部４ｂに記憶させる。 - 特許庁

In the code amount control apparatus 1, an MMU 3 temporarily stores an input bit stream including compression encoded data subjected to compression encoding by the JPEG 2000 system into a storage device 2, reads data OD from the storage device 2 according to control signals CS1, CS2 and outputs the data to a multiplexer section 5.例文帳に追加

符号量制御装置１において、ＭＭＵ３は、ＪＰＥＧ２０００方式で圧縮符号化された圧縮符号化データを含む入力ビットストリームを記憶装置２に一時記憶し、制御信号ＣＳ１，ＣＳ２に従って記憶装置２からデータＯＤを読み出して多重化部５に出力する。 - 特許庁

The data transfer circuit includes: a latch section 905 which latches a training pattern data input with a training pattern load instruction one bit at a time whenever the training pattern load instruction is input, and a buffer section 907 which loads the training pattern data latched to the latch part 905 responding to a strobe signal.例文帳に追加

本発明のデータ伝達回路は、訓練パターンロード命令とともに入力される訓練パターンデータを、前記訓練パターンロード命令が入力される度に１ビットずつラッチするラッチ部９０５と、ストローブ信号に応じて、前記ラッチ部９０５にラッチされる訓練パターンデータをロードするバッファ部９０７とを備えることを特徴とする。 - 特許庁

When the execution of game control is to be started, the game machine reads the numerical data from the random number value register and varies the bit value of random number latch flag data RDFM0 and random number latch flag data RDFM1 from "1" to "0" to set a corresponding random number latch flag to the off condition (e.g., Step S120 to Step S123).例文帳に追加

遊技制御の実行が開始されるときには、乱数値レジスタから数値データを読み出して、乱数ラッチフラグデータＲＤＦＭ０や乱数ラッチフラグデータＲＤＦＭ１のビット値を“１”から“０”へと変化させることなどにより、対応する乱数ラッチフラグをオフ状態に設定する（ステップＳ１２０〜ステップＳ１２３など）。 - 特許庁

A reception control part 23 determines the number of data bits by which a bit synchronization pattern arranged at the head of data demodulated by a demodulation control part 24 matches to a synchronization pattern which itself holds, and when the matched data is less than the prescribed number of bits, outputs a reset signal to a radio demodulation part 22.例文帳に追加

受信制御部２３は、復調制御部２４によって復調されたデータの冒頭に配置されているビット同期パターンと自身が保持している同期パターンとが一致するデータビット数を判定し、その一致データが所定ビット数未満であった場合はリセット信号を無線復調部２２に出力する。 - 特許庁

A memory plane is divided into a plurality of data areas in a bit line direction, and sub-latches connected to connection lines are arranged for every division part of respective data areas through sub-select transistors TSL and sub-latch select transistors SLSEL which select a connection or disconnection of the connection lines connecting between adjacent respective data areas.例文帳に追加

メモリプレーンをビット線方向に複数のデータエリアに分割し、各データエリアの分割部毎に、隣り合う各データエリア間を接続する接続線の接続または非接続を選択するサブセレクトトランジスタＴＳＬ、並びにサブラッチセレクトトランジスタＳＬＳＥＬを介して上記接続線に接続されたサブラッチを設ける。 - 特許庁

A data line-driving circuit 140 includes: an X shift register 142 which selects, in prescribed order, blocks in which data lines 114 are collected for every eight lines, in the period of time in which scanning lines 112 are selected; and A/D conversion circuits 144 which convert the voltages of analog signals An supplied to a signal line 152 to 8-bit data bits.例文帳に追加

データ線駆動回路１４０は、走査線１１２が選択される期間にデータ線１１４を８本毎にまとめたブロックを、所定の順番で選択するＸシフトレジスタ１４２と、信号線１５２に供給されたアナログ信号Ａnの電圧を８ビットのデータビットに変換するＡ／Ｄ変換回路１４４とを含む。 - 特許庁

The space layout device is equipped with a server 1 to which article data and image data of newspaper are inputted, a composition terminal 2 which composes part of space, a space expansion device 3 which converts newspaper space into binary bit map data, and an output device 4 which outputs an image of the whole space on photosensitive paper, a film, etc.例文帳に追加

本発明の紙面レイアウト装置は、新聞の記事データや画像データが入力されるサーバ１と、新聞紙面を部分的に組版する組版端末２と、新聞紙面を２値のビットマップイメージデータに変換する紙面展開装置３と、紙面全体の画像を印画紙やフィルム等に出力する出力装置４とを備える。 - 特許庁