「gate array method」に関連した英語例文の一覧と使い方(2ページ目) - Weblio英語例文検索

FLOATING GATE HAVING BURIED BIT LINE AND RAISED SOURCE LINE, SELF-ALIGNMENT METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF MEMORY CELL, AND MEMORY ARRAY FORMED BY THAT METHOD例文帳に追加

埋め込みビット線および上昇されたソース線を持つ浮遊ゲート・メモリセルの半導体メモリ配列を形成するセルフアライメント方法及びその方法により製造されたメモリ配列 - 特許庁

The circuit requiring the delay by the delay element is arranged within a gate array region 20 arranged at the center of the semiconductor substrate 10 designed by the gate array method, and at the same time, the plurality of deley elements are structured as a standard cell in the delay element arrangement region 40 outside of the gate array region 20.例文帳に追加

遅延素子による遅延を必要とする回路は、ゲートアレー方式で設計される半導体基板１０の中央に配置されたゲートアレー領域２０内に配置する一方、複数の遅延素子は、ゲートアレー領域２０の外側の遅延素子配置領域４０に、スタンダードセルとして構成される。 - 特許庁

To provide a SOI (semiconductor-on-insulator) type transistor, memory, and other DRAM circuits and an array, and a transistor gate array, and a method for forming such structures on a same substrate.例文帳に追加

セミコンダクタ・オン・インシュレータ型のトランジスタ、メモリ及び他のＤＲＡＭ回路及びアレイ、トランジスタゲートアレイ、及びそのような構造体を同一基板上に形成する。 - 特許庁

SELF-ALIGNING METHOD FOR FORMING SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELL WITH LOW RESISTANCE SOURCE REGION AND HIGH SOURCE COUPLING, AND MEMORY ARRAY MADE THEREBY例文帳に追加

低抵抗ソール領域と高ソース結合を持つフローティングゲートメモリセルの半導体メモリアレイを形成する自己整合方法、及びそれにより作られたメモリアレイ - 特許庁

To test reliability for a gate array using many transistors as much as possible, pursuant to a method close to an LSI operation.例文帳に追加

ＬＳＩ動作に近い方法で、できるだけ多くのトランジスタを使用してゲートアレイの信頼性を試験する。 - 特許庁

METHOD FOR FORMING SEMICONDUCTOR ARRAY OF FLOATING GATE MEMORY CELL HAVING STRAP REGION AND PERIPHERAL LOGIC DEVICE REGION例文帳に追加

ストラップ領域及び周辺論理デバイス領域を有するフローティングゲートメモリセルの半導体アレーを形成する方法 - 特許庁

To provide a method of inspecting an array substrate and an inspection device thereof, which allow a disconnection defect of a gate line to be detected even when potential is applied from both ends of the gate line.例文帳に追加

ゲート線の両端から電位を印加してもゲート線の断線不良を検知できるアレイ基板の検査方法及び検査装置を提供する。 - 特許庁

To provide a self-alignment method for forming a floating gate memory cell array with high programming and erasure efficiency in which the size of memory cell can be reduced, and an array formed by that method.例文帳に追加

メモリセルの小型化可能でプログラミング及び消去効率の高い浮遊ゲート・メモリセル配列を形成するセルフアライメント方法及びその方法により製造される配列が提供される。 - 特許庁

To provide an abnormality diagnostic method and device for an FPGA (field programmable gate array), allowing securement of sufficiently high diagnostic accuracy.例文帳に追加

充分に高い診断精度を確保することが可能なＦＰＧＡの異常診断方法及び装置を提供すること。 - 特許庁

To provide a gate adjusting electron emitting element array panel, an active matrix equipped with this, and a manufacturing method of this.例文帳に追加

ゲート調節電子放出素子アレイパネル、これを備えるアクティブマトリックスディスプレイ及びこれの製造方法を提供する。 - 特許庁

SEMICONDUCTOR DEVICE, NON-VOLATILE RANDOM ACCESS MEMORY, FLOATING GATE MEMORY CELL SEMICONDUCTOR MEMORY ARRAY, AND METHOD OF FORMING THE SAME例文帳に追加

半導体装置、不揮発性ランダムアクセスメモリセル、フローティングゲートメモリセルの半導体メモリアレイ、及び、このアレイを形成する方法 - 特許庁

DEVICE AND METHOD FOR CORRECTING LIGHT IRRADIATION POSITION OF OPTICAL RECONSTRUCTION TYPE GATE ARRAY例文帳に追加

光再構成型ゲートアレイの光照射位置補正装置及び光再構成型ゲートアレイの光照射位置補正方法 - 特許庁

The isolation method also includes forming of an isolation gate over substantial portions of a field isolation region to isolate pixels in an array of pixels.例文帳に追加

分離方法では更に、電界分離領域の大部分の上に分離ゲートを形成して、ピクセルアレイのピクセルを互いに分離する。 - 特許庁

ARRAY WITHOUT CONTACT POINT AND ISOLATION OF NONVOLATILE MEMORY CELL, EACH HAVING FLOATING GATE FOR CHARGE STORAGE, AND MANUFACTURING METHOD AND ITS USAGE例文帳に追加

各々が電荷蓄積用浮遊ゲートを持つ不揮発性メモリセルのアイソレーションの無い接点の無い配列、その製造方法及び使用方法 - 特許庁

To provide a self alignment method for forming a semiconductor memory array constituted of a plurality of floating gate memory cells on a semiconductor substrate.例文帳に追加

複数のフローティングゲートメモリセルからなる半導体メモリアレイを半導体基板に形成するための自己整合方法を提供する。 - 特許庁

In the method for fabricating a dynamic random access memory having a data storage capacitor structure and a data transfer gate, a dummy gate member 13 wider than the transfer gate 12 is formed together with the transfer gate 12 contiguously to the end of an array of the transfer gate 12 prior to a step for forming the capacitor structure 16 on the transfer gate 12 through an interlayer dielectric.例文帳に追加

データ蓄積用のキャパシタ構造及びデータのトランスファゲートを有するダイナミックランダムアクセスメモリの製造に関し、トランスファゲート１２上方に層間絶縁膜１２を介してキャパシタ構造１６を形成する前の工程において、トランスファゲート１２配列の端部に隣接してトランスファゲート１２より幅広のダミーゲート部材１３をトランスファゲート１２と共に形成する。 - 特許庁

The method is for forming an array of floating gate memory cells, provided with the source and drain regions formed in a substrate and with a conductive material block positioned on the source regions, and the array is formed by using this method.例文帳に追加

基体に形成されたソース及びドレイン領域と、そのソース領域上に配置された導電性材料ブロックとを備えたフローティングゲートメモリセルのアレーを形成する方法及びそれにより形成されたアレー。 - 特許庁

To provide a manufacturing method of an array substrate for a liquid crystal device capable of preventing a defect due to a leak at a gate oxidation film and enhancing yield.例文帳に追加

ゲート酸化膜でのリークによる不良を防止でき、歩留まりを向上できる液晶表示装置用アレイ基板の製造方法を提供する。 - 特許庁

A DLS method is employed as a pixel array method for the array substrate, and when the array substrate is driven by a dot inversion driving system, connection relation among pixels, and gate lines and data lines is changed to solve the problem of the column inversion caused by conventional technique, thereby improving the quality of display of a liquid crystal display device using the array substrate.例文帳に追加

上記アレイ基板の画素配列方法について、DLS方法が採用され、ドット反転駆動方式で駆動するとき、画素と、ゲート・ライン、データ・ラインとの連結関係を変更することにより、従来技術により生じる列反転との問題点が解決され、当該アレイ基板を使用した液晶ディスプレイ装置の表示の質が向上する。 - 特許庁

To provide an array substrate for liquid crystal display device and its manufacture method in which a mask process is simplified by applying a top gate type thin film transistor to an array part and the yield is improved by shortening the process time.例文帳に追加

トップゲート型薄膜トランジスタをアレイ部に適用することでマスク工程を単純化し、工程時間の短縮による収率の改善できる液晶表示装置用アレイ基板及びその製造方法を提供する。 - 特許庁

SEMICONDUCTOR MEMORY ARRAY OF FLOATING GATE MEMORY CELLS, SELF ALIGNMENT METHOD FORMING THE SAME, SEMICONDUCTOR DEVICE HAVING ARRAY OF NONVOLATILE MEMORY CELLS, AND A PLURALITY OF ROWS CONNECTED WITH A PLURALITY OF SEMICONDUCTOR DEVICES例文帳に追加

フローティングゲートメモリセルの半導体メモリアレイ、このアレイを形成する自己整合方法、不揮発性メモリセルのアレイを有する半導体装置、及び、複数の半導体素子に接続する複数の行ラインと列ラインを形成する方法 - 特許庁

The method is for forming an array of floating gate memory cells, each provided with a trench formed in the surface of a semiconductor substrate and with the source and drain regions separated from each other with a channel region formed in between, and the array is formed by using this method.例文帳に追加

半導体基体の表面に形成されたトレンチと、チャンネル領域が間に形成された離間されたソース及びドレイン領域とを各々備えたフローティングゲートメモリセルのアレーを形成する方法、及びそれにより形成されたアレー。 - 特許庁

To provide a nonvolatile semiconductor memory device and a manufacturing method of the same, capable of reducing a distance between selection gate transistors and reducing in size a memory cell array.例文帳に追加

選択ゲートトランジスタ間の距離を縮小でき、メモリセルアレイを微細化することができる不揮発性半導体記憶装置及びその製造方法を提供する。 - 特許庁

To provide a method for producing a TFT array substrate in which short circuit of pixel elements can be eliminated without having any effect on the gate line, the source line and the TFT.例文帳に追加

ゲート配線、ソース配線およびＴＦＴに影響を与えずに画素電極同士のショートを解消することができるＴＦＴアレイ基板の製造方法を提供する。 - 特許庁

To provide an array substrate wherein wiring delay is reduced and capacitance between the gate and the source of a TFT can be adjusted, and to provide its manufacturing method.例文帳に追加

本発明の目的は、配線遅延を低減させ、また、ＴＦＴのゲート・ソース間容量を調節可能なアレイ基板およびその製造方法を提供することにある。 - 特許庁

To provide a thin film transistor array having a shape advantageous for forming a gate insulating film or an interlayer dielectric having an opening, and to provide its manufacturing method.例文帳に追加

開口部を有するゲート絶縁膜や層間絶縁膜を形成する際に有利な形状を有する薄膜トランジスタアレイ及びその製造方法を提供すること。 - 特許庁

To provide the manufacturing method of an array substrate for displays for setting the width of an etching stopper 118 smaller than that of a gate line by back exposure, and for forming ΔL.例文帳に追加

裏面露光によってゲート線の幅よりもエッチングストッパ１１８の幅を小さくし、ΔＬを形成できる表示装置用アレイ基板の製造方法を提供する。 - 特許庁

The method for forming the memory cell array comprises the step of forming a first floating gate region 42 between isolation regions 45 in a semiconductor substrate, the step of selectively forming a second floating gate region 48 only on the first floating gate region 42, the step of forming a dielectric layer 51 on at least the second floating gate region 48, and the step of forming a control gate layer 52 on the dielectric layer 51.例文帳に追加

アレイの形成方法は、半導体基板内のアイソレーション領域45間に、第1浮遊ゲート領域42を形成するステップと、第1浮遊ゲート領域42上のみに、第2浮遊ゲート領域48を選択的に形成するステップと、少なくとも第2浮遊ゲート領域48上に誘電層51を形成するステップと、誘電層51上に制御ゲート層52を形成するステップとを含む。 - 特許庁

A gate section 2 having a fixed circuit configuration is composed by the method of gate array, and the storage data of a ROM or CAM are updated by a configuration circuit 3 when power is turned on.例文帳に追加

この発明は、回路構成が固定されたゲート部２をゲートアレイの手法により構成し、データが更新されるＲＯＭ又はＣＡＭの記憶データを、電源投入時にコンフィグレーション回路３により更新するように構成される。 - 特許庁

To realize a manufacturing method a contact which can block the occurrence of residue at a swelling phenomenon section caused by an interval between gate electrodes different in phases between a cell array region and a peripheral circuit region.例文帳に追加

セルアレイ領域と周辺回路領域間で相異するゲート電極間隔に起因する膨出現象部分の残留物発生を阻止できるようなコンタクト製造方法を提供する。 - 特許庁

To provide a line defect detection method with which even a line defect in a gate direction can be clearly detected in defect detection of a TFT array substrate, and a line defect detection apparatus.例文帳に追加

ＴＦＴアレイ基板の欠陥検出において、ゲート方向の線欠陥でも明確に検出することができる線欠陥検出方法及び線欠陥検出装置を提供する。 - 特許庁

To provide a method and a device for correcting the light irradiation position of an optical reconstruction type gate array with which positioning accuracy is automatically corrected by correcting a light direction.例文帳に追加

光の方向を補正して、自動的に位置決め精度の補正を行うことが可能な光再構成型ゲートアレイの光照射位置補正方法及びその装置を提供する。 - 特許庁

To provide an array substrate which maintains the gate insulation film capacity of TFT (thin film transistor) while reducing wiring delay and reduces the number of point defects and a method for manufacturing the same.例文帳に追加

本発明の目的は、配線遅延の低減させながらＴＦＴのゲート絶縁膜容量を維持し、かつ、点欠数を減少させるアレイ基板およびその製造方法を提供することにある。 - 特許庁

In the manufacture method of an array substrate for a liquid crystal display device, when the gate line and the data line are formed on the array substrate, metal material having high chemical corrosion resistance and low electrical resistance is used and, thereby, the process is simplified.例文帳に追加

本発明は液晶表示装置用アレイ基板の製造方法に係り、アレイ基板にゲート配線及びデータ配線を形成する時に、化学的に耐蝕性が強く、抵抗値が小さい金属物質を用いることによって、工程を単純化する方法に関するものである。 - 特許庁

To provide a highly reliable thin-film transistor which reduces leak current due to a failure of a gate insulation film or the like or short-circuiting when the gate insulation film is formed from a solution, and to provide a manufacturing method thereof, a thin-film transistor array, and an image display.例文帳に追加

ゲート絶縁膜を溶液から形成する場合において、ゲート絶縁膜の欠陥などに起因するリーク電流やショートの発生を低減することができ、信頼性の高い薄膜トランジスタ、薄膜トランジスタの製造方法、薄膜トランジスタアレイ及び画像表示装置を提供すること。 - 特許庁

To provide a method for manufacturing a TFT array substrate capable of suppressing disconnection of source line due to irradiation of laser light without causing a short circuit between the source line and a gate line, and increasing parasitic capacitance.例文帳に追加

ソース線とゲート線との間の短絡および寄生容量の増大を招くことなく、レーザ照射によるソース線の断線を抑制できるＴＦＴアレイ基板の製造方法を提供することを目的とする。 - 特許庁

To provide a designing method for a semiconductor integrated circuit which can generate a logic circuit diagram excluding an unnecessary logic gate by an unused bit array and improve the fault detection rate in a verification stage.例文帳に追加

使用しないビット列による無駄な論理ゲートを省いた論理回路図を生成し、検証段階における故障検出率を向上させることができる半導体集積回路の設計方法を提供する。 - 特許庁

To provide a memory interface control method of an integrated circuit such as an LSI or an FPGA(Field Programmable Gate Array) which can access a memory at an optimum timing by recognizing an access timing suitable for a memory property even if the memory is replaced.例文帳に追加

本発明はＬＳＩやＦＰＧＡ等の集積回路のメモリ・インタフェース制御方式に関し，メモリを置き換えてもメモリの特性に適したアクセス・タイミングを認識して，最適なタイミングでアクセスすることを目的とする。 - 特許庁

To provide the structure of a semiconductor integrated circuit device, and its fabricating method, in which the period of development can be shortened and the cost of development can be reduced at the time of enlarging the scale of a gate array type semiconductor integrated circuit device.例文帳に追加

ゲートアレイ型半導体集積回路装置の大規模化に際して、開発期間の短縮と開発費用の削減が可能な、半導体集積回路装置の構造及びその製造方法を提供する。 - 特許庁

A special array end structure and a method for manufacturing the same provided by the present invention allow most effectively backing three resistance layers including a diffusion bit line, a control gate, and a word gate polycrystalline silicon (here the control gate polycrystalline silicon may overlap on the diffusion bit line), using only a metal line of three layers while maintaining a minimum metal wiring pitch.例文帳に追加

本発明では、特別のアレー端構造体及びそれらの製作方法を提供することによって、拡散ビット線、コントロールゲート、及びワードゲート多結晶シリコンの３つの抵抗層（ここでコントロールゲート多結晶シリコンは、拡散ビット線と重なることができる）が、最小金属配線ピッチを維持しながら３層だけの金属線を使用して、最も効果的に裏打ちされる。 - 特許庁

To provide a self alignment method wherein a semiconductor memory array of floating gate memory cells is formed on a semiconductor substrate which has a plurality of insulting regions which are arranged being isolated and has active regions which are arranged on the substrate in parallel practically with each other in a row direction.例文帳に追加

隔置された複数の絶縁区域及び基板上に設けられる行方向で実質的に互いに平行な能動区域を有する、半導体基板に浮動ゲートメモリセルの半導体メモリアレイを形成する自己整列方法。 - 特許庁

To provide a method if producing a matrix array substrate by which production of fatal defects in a substrate resulting in that the whole substrate can no be used is prevented even when some defects are present in a gate line pattern and by which the production yield can be improved.例文帳に追加

ゲート線パターンに欠陥があるような場合であっても、基板全体が使用不可となるような致命的な欠陥の発生を防止し、歩留まりの向上が可能なマトリクスアレイ基板の製造方法を提供する。 - 特許庁

To provide a semiconductor memory device in which an electrode at the lower layer section of a cell array section can simultaneously be formed with a gate electrode of a transistor in a peripheral circuit section and resistance of the electrode is low and to provide a manufacturing method of the semiconductor memory device.例文帳に追加

セルアレイ部の下層部分の電極を周辺回路部のトランジスタのゲート電極と同時に形成することができ、且つ、この電極の抵抗が低い半導体記憶装置及びその製造方法を提供する。 - 特許庁

To provide a manufacturing method for preventing the deformation of a pattern in an STI region patterning process concerning a nonvolatile semiconductor integrated circuit device with a configuration where a plurality of transistor cells having a common gate are arranged like an array.例文帳に追加

共通ゲートを有する複数のトランジスタセルをアレー状に配置する構成を持つ不揮発性半導体集積回路装置において、ＳＴＩ領域のパターニング工程でのパターンの変形を防ぐ製造方法を提供する。 - 特許庁

To provide a safety protection instrumentation system and a method for handling it which can prevent errors caused by static logic faults and the timing of signal processing in the safety protection instrumentation system for a reactor using hardware logic such as a field programmable gate array (FPGA).例文帳に追加

ＦＰＧＡなどのハードウエアロジックを用いた原子炉の安全保護計装システムにおける、スタティックな論理誤りや信号処理のタイミングに起因するエラーを防止することが可能な安全保護計装システムおよびその取扱方法を提供する。 - 特許庁