「gate model」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

METHOD FOR UTILIZING MULTILAYER/MULTI-INPUT/MULTI-OUTPUT (MLMIMO) MODEL TO METAL GATE STRUCTURE例文帳に追加

金属ゲート構造への多層／多入力／多出力（ＭＬＭＩＭＯ）モデルの使用方法 - 特許庁

A temperature model calculating unit 121, a gate lug model calculating unit 122, a drain lug model calculating unit 123, a gate bias voltage model calculating unit 124, and a drain bias voltage model calculating unit 125, calculate state variables being a plurality of state variables of an amplifier which causes signal distortion, and having a memory effect, respectively.例文帳に追加

温度モデル算出部１２１、ゲートラグモデル算出部１２２、ドレインラグモデル算出部１２３、ゲートバイアス電圧モデル算出部１２４およびドレインバイアス電圧モデル算出部１２５は、信号に歪み特性を与える増幅器の複数の状態変数であってメモリ効果を有する各状態変数を算出する。 - 特許庁

To increase accuracy in simulation used to design an integrated circuit including an insulated gate field effect transistor by appropriately forming a model of an inside fringe capacity and reflecting the model on the simulation of the integrated circuit in an insulated gate field effect transistor model.例文帳に追加

絶縁ゲート電界効果トランジスタモデルにおいて内側フリンジ容量を適切にモデル化し、当該モデルを集積回路のシミュレーションに反映し、絶縁ゲート電界効果トランジスタを含む集積回路の設計に使用されるシミュレーション精度を向上する。 - 特許庁

The information is recorded magnetically, and it's rewritable with a card reader or an automatic ticket gate (※specified model). 例文帳に追加

情報は磁性で記録されており、カードリーダーや自動改札機（※専用の機種）で書き換えることができる。 - Wikipedia日英京都関連文書対訳コーパス

To automatically verify a net list at transistor level and a hardware description model at gate level are functionally equivalent.例文帳に追加

トランジスタレベルのネットリストとゲートレベルのハードウェア記述モデルが機能的に等価であることを自動的に検証する。 - 特許庁

This system is constituted so as to determine the toll on the basis of entrance information showing an entrance toll gate and a passing day and time and vehicle model information showing the model of a vehicle 1.例文帳に追加

入口料金所と通過日時を示す入口情報と車両１の車種を示す車種情報から通行料金を決定するように構成した。 - 特許庁

Also, the number of transistors included in the diffusion layer resistance model is smaller than the number of resistances arranged in the direction of gate width.例文帳に追加

また、拡散層抵抗モデルに含まれるトランジスタ数は、ゲート幅方向に配置された抵抗の数より少ない。 - 特許庁

The controller 3 computes the mean value of model-phase periods in a model-phase period computing section 25, and generates the gate signal for controlling on-off of the thyristor for a power element 4.例文帳に追加

そして、制御部３は、モデル位相周期算出部２５において、モデル位相周期の平均値を算出し、パワー素子４のサイリスタをオン／オフ制御するためのゲート信号を生成する。 - 特許庁

To provide an equivalent circuit model of a meander type gate field effect transistor and a circuit simulator using an equivalent circuit which performs accurate circuit simulation for a field effect transistor having a meander type gate.例文帳に追加

ミアンダ型ゲートを有する電界効果トランジスタに対して正確な回路シミュレーションを行うことができる等価回路モデル及び同等価回路を用いた回路シミュレータを提供する。 - 特許庁

When measuring the film thickness on the gate of the transistor, an optical model is prepared to constitute a measuring object by the composition of respective different film structures of a gate area, an active area and an element separation area, and the surface film thickness on the gate is calculated by fitting.例文帳に追加

トランジスタのゲート上膜厚を計測する際、計測対象をゲート領域、活性領域、素子分離領域とそれぞれ異なる膜構造の合成で構成される光学モデルを作成し、フィッティングによりゲート上表面膜厚を算出する。 - 特許庁

An expression, representative of the variation rate ΔIdsat/Idsat of saturation current value being inversely proportional to the value obtained by multiplying the gate projection length E1 and the gate width Wg of a transistor by coefficients, is employed as a model expression, and modeling is performed for the transistor characteristics that depend on the gate projection length.例文帳に追加

飽和電流値の変化率ΔＩｄｓａｔ／Ｉｄｓａｔが、ゲート突き出し長Ｅ１とトランジスタのゲート幅Ｗｇに係数掛けした値に反比例することを表す式をモデル式とし、ゲート突き出し長に依存したトランジスタ特性についてモデリングを行う。 - 特許庁

When the structure including the silicon and/or the germanium is a gate electrode, the lanthanide element (for example, the Yb) is doped to the silicon and/or the germanium in order to model a work function of the gate electrode.例文帳に追加

当該シリコン及び／又はゲルマニウム含有構造がゲート電極である場合、ゲート電極の仕事関数をモデリングするため、上記シリコン及び／又はゲルマニウムにランタニド元素（例えばＹｂ）をドープする。 - 特許庁

To provide a simulation model which realizes gate simulation and also can keep circuit information on a functional block (IP) secret.例文帳に追加

ゲートシミュレーションを可能にしつつ、機能ブロック（ＩＰ）の回路情報を秘匿にすることができるシミュレーションモデルを提供することを課題とする。 - 特許庁

The detection program makes the computer execute processing for detecting a runner 20c of the runner system on the basis of the runner system model, the sprue and the gate.例文帳に追加

検出プログラムは、ランナーシステムモデル、スプルー、およびゲートに基づいて、ランナーシステムのランナー２０ｃを検出する処理をコンピュータに実行させる。 - 特許庁

When a model which represents one transistor as a single transistor is defined as a mono-transistor mode, and a model which represents one transistor as a structure that multiple sub transistors are connected in series and the gate insulation film capacitor is connected to each sub transistor is defined as a multi-transistor mode, the mono-transistor model or the multi- transistor model is chosen to simulate each transistor.例文帳に追加

ひとつのトランジスタを、そのままひとつのトランジスタで表すモデルを、モノトランジスタモデルと定義し、ひとつのトランジスタを、複数のサブトランジスタが直列に接続され、各々のサブトランジスタにゲート絶縁膜容量が接続された構造で表すモデルを、マルチトランジスタモデルと定義したとき、各々のトランジスタに対して、モノトランジスタモデルと、マルチトランジスタモデルとを、選択して用いる。 - 特許庁

A conductivity modulation effect of a low-concentration drain diffusion layer is represented by a variable resistance model (RDD) which has a value varied by a drain voltage and a gate voltage.例文帳に追加

低濃度ドレイン拡散層の伝導率変調効果はドレイン電圧及びゲート電圧で値が変化する可変抵抗モデル（ＲＤＤ）で表現する。 - 特許庁

The simulation data corresponding to the gate pattern of the entire surface of the wafer for evaluation is outputted in accordance with the simulation base OPC model subjected to process calibration.例文帳に追加

プロセスキャリブレーションがなされたシミュレーションベースＯＰＣモデルに基づいて評価用ウェハ全面のゲートパターンに対応するシミュレーションデータが出力される。 - 特許庁

The density changed corresponding to the flow distance from a mold gate position 9c of the panel-like model molded article molded from a fiber reinforced resin raw material of the same kind and the physical property distribution model data to a change in physical properties changed corresponding to a density change are preformed with respect to the panel-like model molded article by a test.例文帳に追加

同種の繊維強化樹脂原料により反応射出成形されたパネル状のモデル成形品について、その金型ゲート位置９ｃからの流動距離に応じて変化する密度又は密度変化に応じて変化する物性の変化に対する物性分布モデルデータを試験により予め作成する。 - 特許庁

This MOS transistor model is a BISM3 model, wherein a resistor 10 having an invariant resistance value is connected to an MOS transistor model MT at the drain side thereof, to whose resistor 10 a variable resistor 20 having a resistance value which changes depending on the gate potential VG and the drain potential VD is further connected in series.例文帳に追加

このＭＯＳトランジスタモデルは、ドレイン側に、不変抵抗値を有する抵抗１０がＭＯＳトランジスタモデルＭＴに接続されたＢＩＳＭ３モデルに、さらにゲート電位ＶＧ及びドレイン電位ＶＤに依存して抵抗値が変化する可変抵抗２０を抵抗１０に直列に接続したものである。 - 特許庁

The variable resistance model compensates the variance of a voltage in a channel end part adjacent to the low-concentration diffusion layer, which is caused by an influence of not only the gate voltage but also the drain voltage.例文帳に追加

可変抵抗モデルは低濃度ドレイン拡散層に隣接するチャネル端部の電圧がゲート電圧のみならずドレイン電圧の影響も受けて変化することを補償する。 - 特許庁

Today, a miniature model of the old port facility is on display, and a sightseeing boat modeled after Jikkoku-bune (literally ten-koku boat, a type of old Japanese freight boat) operates around the area between the Go-kawa River and Misu Lock Gate along which walking trails are built. 例文帳に追加

現在は港湾施設の復元模型があるほか、濠川から三栖閘門の周辺は遊歩道が整備され観光用の十石舟が運航している。 - Wikipedia日英京都関連文書対訳コーパス

Gate length after etching is made uniform in the wafer plane by controlling the wafer processing direction when the underlying structure of the gate electrode is formed according to a model expression of gate dimensions (or controlling dose for every shot at the time of resist transfer formation in an exposure device while taking account of the underlying structure of isolation).例文帳に追加

すなわち、ゲート寸法のモデル式にしたがいゲート電極の下地構造形成時のウエハ処理方向を制御（または素子分離等の下地構造を考慮して露光装置においてレジスト転写形成時にショット毎にドーズ量を制御）することで、エッチング加工後のゲート長をウエハ面内で均一化する。 - 特許庁

Two kinds of diodes DNCH, DPCH and DNOV, DPOV whose areas and characteristics are different are connected in parallel in opposite directions, and the diodes are connected with gate G/drain D and gate G/source S of an MOSFET circuit model.例文帳に追加

面積と特性の異なる二種類のダイオードＤＮＣＨ，ＤＰＣＨとＤＮＯＶ，ＤＰＯＶを逆方向に並列接続し、かつこれらダイオードをＭＯＳＦＥＴ回路モデルのゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ間に接続する。 - 特許庁

The method of dynamic simulation at the gate level includes: providing a net list including information about variable power source and a variable ground source; providing a circuit model including the variable power source and the variable ground source; and simulating the net list by using the circuit model.例文帳に追加

ゲートレベルでの動的シミュレーション方法は、変動するパワー及び接地に関する情報を含むネットリストを提供する段階、変動するパワー及び接地を含む回路モデルを提供する段階、及び回路モデルを利用してネットリストをシミュレーションする段階を含む。 - 特許庁

In creating a simulation model by converting logic at the gate level into a basic primitive which can be executed by a simulator in a simulation model creating part, gates which can be deleted that do not influence the number of delay steps with respect to the basic primitive are decided and deleted at a degradation processing part 26.例文帳に追加

シミュレーションモデル作成部でゲートレベルの論理をシミュレータで実行可能な基本プリミティブに変換してシミュレーションモデルを作成する際に、縮退処理部２６で基本プリミティブを対象にディレイ段数に影響をあたえることのない削除可能なゲートを判定して削除する。 - 特許庁

In the equivalent circuit model of a field effect transistor used for a power converting circuit, the capacitance Cgs between the gate and the source, the capacitance Cgd between the gate and the drain, and the channel current source Ich are extracted from the switching waveform in the inductive load of the field effect transistor.例文帳に追加

電力変換回路に用いられる電界効果型トランジスタの等価回路モデルにおいて、ゲート−ソース間容量Ｃｇｓ、ゲート−ドレイン間容量Ｃｇｄ、及びチャネル電流源Ｉｃｈを、電界効果型トランジスタの誘導性負荷におけるスイッチング波形から抽出する。 - 特許庁

To accurately simulate a voltage and frequency dependences of a gate insulation film capacitance which appear in a long-channel transistor and simultaneously to obtain a correct simulation result in a transient analysis, in the transistor model for the circuit simulator.例文帳に追加

回路シミュレータ用トランジスタモデルにおいて、長チャネルトランジスタに現れるようなゲート絶縁膜容量の電圧依存性・周波数依存性を正確に再現し、同時に、過渡解析においても正しいシミュレーション結果を得ることを目的とする。 - 特許庁

By using actually measured data for which thresholds to a plurality of the MOS FETs of different gate lengths manufactured under the same process condition are actually measured and the analysis model of the threshold of the MOS FET, the impurity density distribution within the substrate of the channel surface of the MOS FET is calculated.例文帳に追加

同一プロセス条件で製造されたゲート長の異なる複数のMOS FET に対する閾値を実測した実測データとMOS FET の閾値の解析モデルを用いて、MOSFET のチヤネル表面の基板内不純物濃度分布を算出する。 - 特許庁

A vehicle is photographed by a camera 30 at an entrance gate, and the parking position is determined by deciding the model of the vehicle from the acquired image, and a parking ticket 32 constituted of an RF tag in which the parking position is recorded is issued by a ticket issuing machine 10.例文帳に追加

入場ゲートにおいてカメラ３０で車両を撮影し、得られた画像から車種を判定して駐車位置を決定し、駐車位置が記録されたＲＦタグからなる駐車券３２を発券機１０から発行する。 - 特許庁

The drawing set A is constituted by having an image map drawing B located along with plural image axes 1 and 2 presetting plural model appearance drawings preferably respectively coloring plural exterior elements selected out of outer walls, fences, gate, floors, beams, roof and plants and a coloring drawing C for displaying model appearance drawings in details by respective exterior elements.例文帳に追加

図面セットＡは、外壁，塀，門扉，床，樋，屋根，植栽の中から選択された複数の外装要素に対し好ましく夫々に配色した複数のモデル外観図を予め設定した複数のイメージ軸１，２に沿って配置したイメージマップ図面Ｂと、モデル外観図を各外装要素別に詳細に表示する配色図面Ｃとを有して構成される。 - 特許庁

A method of generating a simulation model is provided, comprising a step (S108) of generating a net list containing circuit information of an electronic circuit using the functional block and a step (S109) of deleting the circuit information based on the net list and generating the gate simulation model for carrying out a timing simulation including logic information and delay information between input/output of the functional block.例文帳に追加

機能ブロックを用いた電子回路の回路情報を含むネットリストを生成するステップ（Ｓ１０８））と、ネットリストを基に回路情報を削除し、機能ブロックの入出力間の論理情報及び遅延情報を含むタイミング検証を行うためのゲートシミュレーションモデルを生成するステップ（Ｓ１０９）とを有するシミュレーションモデル生成方法が提供される。 - 特許庁

To provide a logic model creation method capable of performing logic simulation at the function level of the whole circuit including the standby state and operative state of a CMOS circuit for making MTCMOS or at the gate level without correcting the description of the CMOS circuit describing the function level specifications or gate level specifications during normal operation.例文帳に追加

通常動作時の機能レベル仕様又はゲートレベル仕様が記述されたＣＭＯＳ回路の記述には修正を加えることなく、ＭＴＣＭＯＳ化するＣＭＯＳ回路の待機状態および動作状態を含めた回路全体の機能レベル又はゲートレベルでの論理シミュレーションを行うことができる論理モデル作成方法を提供する。 - 特許庁

The equivalent circuit model of a meander type gate field effect transistor having gate wiring formed between plurality of pairs of opposed drain wires and source wires comprises resistors and coils connected to a drain terminal, a source terminal and a gate terminal, respectively, the same number of field effect transistors as the number of paired drain and source wirings, and resistors provided between gates of these field effect transistors.例文帳に追加

対向させた複数対のドレイン配線とソース配線との間にゲート配線を形成してなるミアンダ型ゲート電界効果トランジスタの等価回路モデルにおいて、ドレイン端子とソース端子とゲート端子とにそれぞれ接続した抵抗及びコイルと、対を成すドレイン配線とソース配線の個数の電界効果トランジスタと、これらの電界効果トランジスタのゲート間に設けた抵抗とによってミアンダ型電界効果トランジスタの等価回路モデルを構成することとした。 - 特許庁

For the design and analysis, an analyzing model for the isolated electromagnetic wave or a single sine wave having one sine wave having a frequency obtained as the reciprocal of a value obtained by multiplying a gate delay time of the on-chip inverter by the number π is used with an accuracy of ≥92%.例文帳に追加

設計や解析には孤立電磁波のアナライジングモデル又は、オンチップインバータのゲート遅延時間に円周率を掛けた値の逆数として求められる周波を有する一つの正弦波を有する単一正弦波を92%以上の確かさで使用する。 - 特許庁

The method relates to wafer processing utilizing multilayer processing procedure including one or more measuring processes, one or more poly-etching (P-E) processes and one or more metal gate etching processes, and the multilayer/multi-input/multi-output (MLMIMO) model and library.例文帳に追加

本発明は、1つ以上の測定処理、1つ以上のポリエッチング(P-E)処理及び1つ以上の金属ゲートエッチング処理を有する多層処理手順並びに多層/多入力/多出力(MLMIMO)モデル及びライブラリを用いてウエハを処理する方法を供する。 - 特許庁

To manufacture a model which excludes causes such as the mobility, the diffusion and the speed of electrons reducing the reliability of a semiconductor element such as a MOSFET element when the semiconductor element with a more reduced gate size is modeled in order to simulate an electric movement.例文帳に追加

ＭＯＳＦＥＴのような半導体素子において電気的な動きをシミュレートするために、よりゲート寸法を縮小した素子においてモデル化する場合に信頼性を低下させる電子の移動度、拡散及び速度のような要因を排除したモデルを作製する。 - 特許庁

Subsequently, the effect of reduction of the impurity concentration within the channel due to a channel length is evaluated using an analytic model formula and the ratio (r) of a residual impurity concentration within the channel in the proposed gate length to the impurity concentration within the channel on the side of a long channel is found (step 102).例文帳に追加

続いて、チャネル長によりチャネル不純物濃度が減少する効果を、解析的モデル式を用いて評価し、目的とするゲート長における残留チャネル不純物濃度と長チャネル側でのチャネル不純物濃度の比ｒを求める（ステップ１０２）。 - 特許庁

A knock waveform model (a broken line) is measured in an operation state of not superimposing vibration generated by operation of an auxiliary machine arranged in an engine on vibration generated by the knocking, between a predetermined crank angle up to 90 degrees from the top dead center corresponding to a knock detecting gate.例文帳に追加

ノック検出ゲートに対応する上死点から９０度までの予め定められたクランク角の間において、ノッキングに起因して発生する振動に、エンジンに設けられる補機の作動に起因して発生する振動が重畳しない運転状態で、ノック波形モデル（破線）を測定する。 - 特許庁

To provide a on-vehicle communication equipment capable of giving information to a user with the same contents even when a manufacturer and a model of the on-vehicle communication equipment is different and properly giving information to the user even in the case of particular information contents at an individual toll gate, etc.例文帳に追加

車載通信装置のメーカや機種が異なっても同一の内容で利用者に報知をすることができ、また、個別の料金所などにおける特殊な報知の内容であっても利用者に対して適切に報知をすることができる車載通信装置を提供すること。 - 特許庁

In the field effect transistor model for performing simulation of AC characteristic and noise characteristic of the field effect transistor, a resistance circuit in which a first resistance generating thermal noise is serially connected to a second resistance generating no thermal noise is connected as a gate resistor of the field effect transistor.例文帳に追加

電界効果トランジスタのＡＣ特性及び雑音特性のシミュレーションを行うための電界効果トランジスタモデルにおいて、熱雑音を発生する第一抵抗と熱雑音を発生しない第二抵抗とを直列に接続した抵抗回路を電界効果トランジスタのゲート抵抗として接続する。 - 特許庁

A voltage region applied to the gate electrode of a MOS transistor is divided into a plurality of voltage sub-regions, simulations of a MOS transistor model are run in each voltage sub-region, the measured characteristics of a MOS transistor in each gate voltage sub-region are combined with characteristics obtained through simulations, and then parameters of a MOS transistor are extracted.例文帳に追加

ＭＯＳ型トランジスタのゲート電極に印加される電圧領域を複数の電圧領域に分割し、前記分割されたそれぞれの電圧領域毎に、ＭＯＳ型トランジスタモデルを用いてシミュレーションを行い、前記それぞれのゲート電圧領域のＭＯＳ型トランジスタ実測特性に、前記シミュレーションによる特性を合わせ込んだ後、前記ＭＯＳ型トランジスタのパラメータを抽出するようにしたものである。 - 特許庁

The densities of the respective regions of a door trim 9 being the fiber reinforced reaction injection-molded article are supposed on the basis of the physical property distribution model data corresponding to the flow distance from the mold gate position 9c of the molded article to analyze a density distribution or the physical property distribution changed corresponding to the density change or to perform structure analysis due to the analyzed result.例文帳に追加

繊維強化された反応射出成形品であるドアトリム９の各部位の密度を成形品の金型ゲート位置９ｃからの流動距離に応じて物性分布モデルデータを基に想定して、密度分布もしくは密度変化に応じて変化する物性分布の解析或いはその解析結果による構造解析を行う。 - 特許庁