「insulating pad」に関連した英語例文の一覧と使い方(12ページ目) - Weblio英語例文検索

On the lower side of the touch pad 40 constituted of a sensor substrate 41 in which sensor electrodes are aligned and formed, and an insulating sheet 42 which is arranged on the sensor substrate 41 and of which the upper surface is made an operation face 42a, the center switch 32 and the peripheral switch 33 arranged and positioned around the center switch 32 are arranged.例文帳に追加

センサ電極が配列形成されたセンサ基板４１と、センサ基板４１上に配置され、上面が操作面４２ａとされた絶縁シート４２とによって構成されたタッチパッド４０の下側に中央スイッチ３２と、中央スイッチ３２のまわりに配列されて位置する周辺スイッチ３３とを配置する。 - 特許庁

To form a small-sized and lightweight semiconductor device, provided by forming a rectangular diode pad 3 composed of a metal film on the surface of an insulating substrate 2, die-bonding a rectangular semiconductor chip such as a light-emitting diode 7 or the like using a die-bonding agent 10, and packaging the semiconductor chip at a molding part 9 composed of a synthetic resin.例文帳に追加

絶縁基板２の表面に金属膜による矩形のダイパッド部３を形成し、このダイパッド部の表面に、矩形の発光ダイオードチップ７等の半導体チップを、ダイボンディング剤１０にてダイボンディングし、この半導体チップを、合成樹脂製のモールド部９にてパッケージして成る半導体装置において、その小型・軽量化を図る。 - 特許庁

This semiconductor device is so constituted as to prevent the insulation breakage of the gate insulating film of an internal DMOS element, by extending the drain region of the DMOS element out of the element so as to make an extension 16, forming a back gate extension 20 extended likewise along the drain extension 16, and bypassing the surge current by static electricity applied to an external connection pad 14.例文帳に追加

ＤＭＯＳ素子のドレイン領域を素子外部に延長して延長部１６とし、同様に延長して形成されたバックゲート延長部２０をドレイン延長部１６に沿って形成し、外部接続パッド１４に印加された静電気によるサージ電流をバイパスして流し、内部のＤＭＯＳ素子のゲート絶縁膜の絶縁破壊を防止するように構成する。 - 特許庁

In the dielectric electronic part, an insulating section, directly or indirectly, through a non-conductor-forming section formed in one of peripheral surfaces connected to the open end surface of a resonator of a dielectric block is provided on a dielectric block side surface adjacent to the open end surface and a side surface on which an input/output terminal pad is formed.例文帳に追加

本発明による誘電体電子部品は、誘電体ブロックの共振器の開放端面と隣接し、且つ、入出力端子パッドの形成された側面に隣接する誘電体ブロックの側面に、開放端面と直接接続あるいは外周面の何れかの面に形成された導体非形成部を通して間接的に接続された絶縁部を設けたことを特徴としている。 - 特許庁

The semiconductor device is such that a bump electrode 6 is formed by plating processing on the top face of the electrode pad 4, below which a semiconductor element and an interconnection are formed, and an insulating layer 3a is formed, at a location where deposition of plating does not occur, such as a scribe line 10 and the edge of a chip for eliminating deposition of plating at these places.例文帳に追加

この発明は、下方に半導体素子や配線が設けられた電極パッド４の上面にメッキ処理でバンプ電極６を設けた半導体装置であって、チップのエッジまたはスクライブライン１０に絶縁層３ａが設けられ、当該箇所にメッキの析出を無くしたことを特徴とする。 - 特許庁

Since the infiltration of water into the interior of the semiconductor integrated circuit can be prevented by the lower wiring layer 18 and via holes 19 even when the uppermost wiring layer 14d of the pad 10 is damaged and water is infiltrated into the exposed interlayer insulating film 13c, the moisture resistance and reliability of the circuit can be improved.例文帳に追加

これにより、電極端子パッド１０の上層側の配線層１４ｄに損傷が発生してむき出しとなった有機系層間絶縁膜１３ｃに水が侵入した場合でも、下層側の配線層１８およびビア１９によってこれより先への水の侵入を防止することができ、半導体集積回路の耐湿性、信頼性を向上させることができる。 - 特許庁

To provide a polishing pad for mechanically planarizing an insulating layer formed on a silicon substrate or the surface of a metal wiring, where sticking of dust and scratches are reduced, polishing rate is high, a global step is small, dishing of the metal wiring hardly occurs, and clogging and wearing out at the surface layer part hardly generate, with stable polishing rate.例文帳に追加

シリコン基板の上に形成された絶縁層または金属配線の表面を機械的に平坦化するための研磨パッドにおいて、ダスト付着やスクラッチが少なく、研磨レートが高く、グローバル段差が小さく、金属配線でのディッシングが起こりにくく、目詰まりや表層部分のへたりが生じにくく、研磨レートが安定している研磨パッドを提供する。 - 特許庁

A semiconductor module 100 is prepared which comprises a base substrate 10, a first semiconductor chip 20 mounted on the base substrate 10 including a plurality of first pads 24, a first insulating part 30 formed at the side surface of the first semiconductor chip 20, and a first wiring pattern 40 electrically connected with the first pad 24.例文帳に追加

ベース基板１０と、複数の第１のパッド２４を有しベース基板１０に搭載された第１の半導体チップ２０と、第１の半導体チップ２０の側方に形成された第１の絶縁部３０と、第１のパッド２４と電気的に接続された第１の配線パターン４０とを有する半導体モジュール１００を用意する。 - 特許庁

A TAB tape 20, to which a conductor circuit pattern 2 comprising a signal circuit wiring 4 consisting of a bonding pad part 23, a feeding circuit wiring 5 installed around a device hole and a lay-out circuit wiring 53 is given to one side of an insulating film 1 formed of resin is bonded with a stiffener 6 via an adhesive 13.例文帳に追加

樹脂製絶縁フィルム１の片面に、ボンディングパッド部２３を含む信号用回路配線４と、デバイスホール周囲に設けた給電用回路配線５と、その引き回し用回路配線５３とを含んだ導体回路パターン２を付けたＴＡＢテープ２０を、接着剤１３を介してスティフナ６と貼り合わせる。 - 特許庁

In this method, forming is performed from a plate 20 composed of a conducting material, and the range of a connecting pad for being soldered to a gate is determined in one of the large surfaces covered with an electrically insulating layer 22.例文帳に追加

電気絶縁層（２２）で覆われており、その大きな面の内の１つにおいて、ゲートにはんだ付けされる目的の接続パッドの範囲を定める、導電材料のプレート（２０）から作製する方法であって、電気絶縁層（２２）で覆われた導電層（３０）をパッドに形成するステップと、接続パッドに給電するための導電線路をプレートに作製するステップと、給電線路を埋めるステップとかならる複数のステップを含む方法である。 - 特許庁

A semiconductor device is equipped with: a pad 61 which is formed on multilayered wiring composed of the laminated wiring layers and interlayer insulating films and electrically connected to the outside.例文帳に追加

配線層と層間絶縁膜とを積層して形成された多層配線上に外部と電気的に接続されるパッド６１を備えた半導体装置であって、前記パッド６１の下部の第２コンタクト層間絶縁膜４３、第２配線層間絶縁膜３３、第１コンタクト層間絶縁膜２３は、前記パッド６１の外周下部に連続して形成された耐湿性を有する保護部材７１によって囲まれていることを特徴とする。 - 特許庁

A semiconductor constituent body 4 called CSP is provided on the upper surface of a base plate 1 provided with upper wiring 2 and lower wiring 3, an insulating layer 16 like a square frame is formed therearound, then first and second upper re-wirings 20 and 24 are formed thereon, and a solder ball 27 is provided on the connection pad of the second upper re-wiring 24.例文帳に追加

上層配線２および下層配線３を有するベース板１の上面にはＣＳＰと呼ばれる半導体構成体４が設けられ、その周囲には矩形枠状の絶縁層１６が設けられ、それらの上には第１、第２の上層再配線２０、２４が設けられ、第２の上層再配線２４の接続パッド部上には半田ボール２７が設けられている。 - 特許庁

The structure for fixing the printed circuit board is constituted to include a mold frame coupled to a liquid crystal display panel, the printed circuit board positioned on the lower side of the liquid crystal display panel and electrically connected to the pad portion of the liquid crystal display panel, and the insulating film covering the upper surface of the printed circuit board and fixing it.例文帳に追加

本発明に係る印刷回路基板の固定構造においては、液晶表示パネルが結合されたモールドフレームと、前記液晶表示パネルの下部に位置して、該液晶表示パネルのパッド部に電気的に接続される印刷回路基板と、該印刷回路基板の上部面を覆って固定させる絶縁フィルムとを包含して構成されることを特徴とする。 - 特許庁

To primarily provide a semiconductor package having a structure such that neither a via hole nor a pad is necessary before or behind an intersection portion and then space is saved as a semiconductor package which has a first wiring and a second wiring arranged one over the other with an insulating resin layer interposed therebetween to have an intersection portion locally present when viewed from their overlapping direction.例文帳に追加

絶縁樹脂層を介して第一配線と第二配線とが重ねて配され、局所的にそれらの重なり方向から見て交差部が存在する構造とした半導体パッケージにおいて、交差部の前後でビアやパッドを必要とせず、ひいては省スペース化が図れる構造とした半導体パッケージを提供することを第一の目的とする。 - 特許庁

The chip resistor A having a laminar resistance element 1 and includes an insulating base 3 bonded to one surface of the resistance element 1 to support the whole resistance element 1, and a projection film 4 covering part of the resistance element 1 from above the base 3 so as to expose both edges 1A of the resistance element 1 as electrode pad parts for wire bonding.例文帳に追加

層状の抵抗体１を備えたチップ抵抗器Ａであって、抵抗体１全体を支持するように当該抵抗体１の片面に接合された絶縁性の基材３と、抵抗体１の両縁部１Ａをワイヤボンディング用の電極パッド部として露出させるように、基材３の上から抵抗体１の一部を被覆する保護膜４とを備えている。 - 特許庁

The method further includes thereafter a step of connecting a wire 11 to a bonding pad 4 formed on a main surface side of the semiconductor chip 1, and forming a parallel flat plate type capacitor C_1 which sandwiches the insulating thin film 9 between the rear surface of the semiconductor chip 1 and the conductor pattern 7a by drawing a conduction from the semiconductor chip 1.例文帳に追加

その後、半導体チップ１の主面側に形成されたボンディングパッド４にワイヤ１１を接続して、半導体チップ１からの導通を引き出すことにより、半導体チップ１の裏面と導体パターン７ａとによって絶縁性薄膜９を挟んだ平行平板型のキャパシタＣ_１を形成する。 - 特許庁

After having connected one end of a metal fine wire 3a to the electrode pad 4, a nozzle unit 6 is provided which forms an insulating coating and a conductive coating by coating the metal fine wire 3a with a first resin member 10 and a conductive member 9, interlocking with a rising capillary 7 and the wire having a shield structure is formed.例文帳に追加

電極パッド４に金属細線３ａの一端を接合した後、上昇するキャピラリィ７に連動し金属細線３ａに第１の樹脂部材１０および導電性部材９を塗布し絶縁被覆および導電性被覆を形成するノズルユニット６を設け、シ−ルド構造のワイヤを形成する。 - 特許庁

Furthermore, on the primary GaN layer 103 and the primary oxidation layer 104, there are formed a secondary GaN layer 105, an n-type cladding layer 106, an activity layer 107, a p-type cladding layer 108, a p-type contact layer 109, an insulating film 110, a p-type electrode 111, a p-type pad 112, and a p-type electrode 113.例文帳に追加

さらに、第１のＧａＮ層１０３及び第１の酸化層１０４の上には、第２のＧａＮ層１０５、ｎ型クラッド層１０６、活性層１０７、ｐ型クラッド層１０８、ｐ型コンタクト層１０９、絶縁膜１１０、ｐ型電極１１１、ｐ型パッド１１２、Ｐ型電極１１３が形成されている。 - 特許庁

Then, a second interlayer insulating film 210 is formed on the whole that includes the bit line 208 and the pad 209, and material films for a lower electrode, a ferroelectric body, and an upper electrode are successively formed thereon and patterned for the formation of a capacitor 211 composed of a lower electrode 211A, a ferroelectric film 211B, and an upper electrode 211C.例文帳に追加

次にビット線及び該パッドを含む全体の上に第２層間絶縁膜２１０を形成し、その上に下部電極用、強誘電体及び上部電極用の各物質を順次成膜後、パターニングして下部電極２１１Ａ、強誘電体膜２１１Ｂ及び上部電極２１１Ｃからなるキャパシタ２１１を形成する。 - 特許庁

The polishing pad 101 which is used in the chemical mechanical polishing on the film to be polished which is stuck to a turntable and is composed of an insulating film or conductive film has a laminated structure composed of a nonwoven fabric section 101b provided on the turntable side, and a foamed polyurethane section 101a provided on the film to be polished side.例文帳に追加

研磨定盤の上に貼着され、絶縁膜又は導電膜からなる被研磨膜に対して化学的機械研磨を行なう際に用いられる研磨パッド１０１であって、該研磨パッド１０１は、研磨定盤側に設けられた不織布部１０１ｂと、被研磨膜側に設けられた発砲ポリウレタン部１０１ａとからなる積層構造を有している。 - 特許庁

Impurity concentrations in distal portions (front and back distal portions) 14a of the trench gate electrode 14 covering a wide range of the insulating film 12a adjacent to corners 10a of the trench 10 in a gate intermediately connecting portion 18 and in a partial gate pad 20 are lower than that of an intermediate portion 14c of the trench gate electrode14 or the like.例文帳に追加

トレンチ１０のコーナー部１０ａに隣接する絶縁膜１２ａを広い範囲で覆うトレンチゲート電極１４の端部（前端部、後端部）１４ａ、ゲート中継部１８、一部のゲートパッド２０の不純物濃度は、トレンチゲート電極１４の中間部１４ｃ等の不純物濃度に比べて低い。 - 特許庁

In the semiconductor integrated circuit apparatus, a drain D, a gate G, a source S, and a back gate BG in a high-concentration diffusion region are formed in this order, and an insulating gate field effect transistor having a drain output terminal pad is included.例文帳に追加

ドレインＤ、ゲートＧ、ソースＳ及び高濃度拡散領域のバックゲートＢＧが、この順序で形成され、ドレイン出力端子ｐａｄを有する絶縁ゲート電界効果型トランジスタを含む半導体集積回路装置において、バックゲート用に形成された前記高濃度拡散領域の一部分の、ドレイン出力端子ｐａｄが設けられた位置とは反対側のみに金属配線を設ける。 - 特許庁

The film thickness of the pull-out wiring 43 formed along the surface of a protective insulating layer 40 and that of the first metal layer 18 for sealing and the first metal layer 19 for electrical connection are set independently, so that the pad 42 of the IC E2 is electrically connected to the first metal layer 19 for electrical connection.例文帳に追加

ＩＣ部Ｅ２のパッド４２と第１の電気接続用金属層１９とを電気的に接続するように保護絶縁層４０の表面に沿って形成された引き出し配線４３の膜厚と第１の封止用金属層１８および第１の電気接続用金属層１９の膜厚とが独立して設定されている。 - 特許庁

The package structure of a piezoelectric vibrator includes a package composed of a box-type base part 10 made of an insulating material to mount a tuning fork type quartz vibration piece 12 on the electrode pad 16 of a mounting surface in a cantilever manner at a base end part 12a using a conductive adhesive 17, and a lid part 11 composed of a transparent thin plate.例文帳に追加

圧電振動子のパッケージ構造は、実装面の電極パッド１６上に音叉型水晶振動片１２を基端部１２ａで導電性接着剤１７により片持ち式にマウントする絶縁材料の箱形のベース部分１０と透明な薄板の蓋部分１１とからなるパッケージを備える。 - 特許庁

With respect to a semiconductor element constituted by fixing an IGBT chip 1 to a collector substrate 2, an insulating positioning guide 3 constitutes an individual semiconductor unit, with an emitter contact terminal 4 on the emitter electrode 21 of an IGBT chip 1 and a both-end contact structure of contact probe 5 on a gate pad 22.例文帳に追加

ＩＧＢＴチップ１をコレクタ基板２と固着して構成される半導体エレメントに対し、絶縁性の位置決めガイド３がエミッタコンタクト端子体４をＩＧＢＴチップ１のエミッタ電極２１に、両端接触構造のコンタクトプローブ５をゲートパッド２２に位置決めして個別の半導体ユニットを構成する。 - 特許庁

The flexible harness, detachable from the electrode pad of the electric/electronic component, is provided with a flexible insulating film, a conductive pattern formed on the insulating film, and a contact member formed at a contact area of the end part of the conductive pattern, wherein the contact member has elastically deformable resin as a core, with the core in a ball shape covered with a conductive layer.例文帳に追加

本発明に係るフレキシブルハーネスは、電気・電子部品の電極パッドに対して着脱可能なフレキシブルハーネスであって、可撓性を有する絶縁フィルムと前記絶縁フィルム上に形成された導体パターンと前記導体パターンの端部の接点領域に形成された接点部材とを具備し、前記接点部材は弾性変形可能な樹脂をコアとし前記コアが導電層で被覆されたボール形状を有していることを特徴とする。 - 特許庁

The method of manufacturing the image sensor includes the steps of: forming an interlayer insulating film including pads on a semiconductor substrate having a plurality of unit pixels formed thereon; forming a color filter array on the interlayer insulating film; forming micro lenses on the color filter array; forming a capping film on the semiconductor substrate including the micro lenses; forming a pad mask on the capping film; and exposing the pads.例文帳に追加

複数の単位画素が形成された半導体基板上に、パッドを含む層間絶縁膜を形成するステップと、層間絶縁膜上にカラーフィルタアレイを形成するステップと、カラーフィルタアレイ上にマイクロレンズを形成するステップと、マイクロレンズを含む半導体基板上にキャッピング膜を形成するステップと、キャッピング膜上にパッドマスクを形成するステップと、パッドを露出させるステップとを含むイメージセンサの製造方法とする。 - 特許庁

The semiconductor apparatus 10 has the semiconductor substrate 12 having an element formation region 14 around which a scribe region 34 is arranged, at least one wiring layer formed on the semiconductor substrate 12 via the insulating layer, a seal ring 36 formed so as to surround the element formation region 14, a rewiring 48 connected with a pad consisting of the top-layer wiring layer, and a second resin layer 32 covering the rewiring 48.例文帳に追加

半導体装置１０は、スクライブ領域３４が周囲に配置される素子形成領域１４を有する半導体基板１２と、絶縁層を介して半導体基板１２上に形成される少なくとも１層の配線層と、素子形成領域１４を囲むように形成されるシールリング３６と、最上層の配線層から成るパッドと接続された再配線４８と、再配線４８を被覆する第２樹脂層３２とを備えている。 - 特許庁