「interface circuit」に関連した英語例文の一覧と使い方(35ページ目) - Weblio英語例文検索

A software interface circuit coupled to the processor and the clock generator autonomously determines based at least on the command or data whether the second circuit will perform the second function or be idle in an upcoming period and disables one or more of the clocks to the second circuit if the second circuit will be idle in the upcoming period.例文帳に追加

プロセッサ及びクロック生成器に接続されたソフトウェアインタフェース回路は、第２の回路が次回の周期において第２の機能を実行するか又はアイドル状態になるかどうかを、少なくともコマンド又はデータに基づいて自律的に判定し、第２の回路が次回の周期においてアイドル状態になる場合に第２の回路へのクロックの一つ以上を無効化する。 - 特許庁

To provide an interface circuit allowing elimination of erroneous decision that connection to a connected peripheral device is cut, and allowing automatic resumption of suspended access to the connected peripheral device after a resume, and to provide a system device using the interface.例文帳に追加

接続されている周辺装置との接続が切断されたと誤判断することをなくすことができ、接続されている周辺装置との中断されたアクセスをレジューム後に自動的に再開させることができるインタフェース回路及びそのインタフェース回路を使用したシステム装置を得る。 - 特許庁

In the ceramics circuit board, a metal plate that mainly consists of aluminum is bonded to at least one main surface of a ceramics substrate, and Mg is unevenly distributed at the junction interface between the metal plate and a brazing material layer or near the junction interface.例文帳に追加

セラミックス基板の少なくとも一主面にアルミニウムを主成分とする金属板をろう材層を介して接合してなるセラミックス回路基板であり、前記金属板とろう材層との接合界面或いはその近傍にＭｇを偏在させてなることを特徴とするセラミックス回路基板である。 - 特許庁

The PCI extended function interface is provided with at least one port and one set of a first circuit, one slave device among them is connected to one corresponding port and the PCI extended function interface transmits signals through the port and controls the operation of the corresponding slave device.例文帳に追加

このＰＣＩ延伸機能インタフェースは少なくとも一つのポートと一組の第１回路を具え、そのうち、一つのスレーブ装置は対応する一つのポートに連接され、ＰＣＩ延伸機能インタフェースがこのポートを経由して信号を伝送し対応するスレーブ装置の操作を制御する。 - 特許庁

A selector 15 selects a digital video signal b1 from an A/D converter 11 or a digital video signal c1 from an input interface means and leads the selected signal to a magnifieation processing circuit 13 and an output interface means 17.例文帳に追加

セレクタ１５は、入力端子２４からの選択制御信号に基づいて、ＡＤコンバータ１１からのディジタル映像信号ｂ１と、入力インターフェイス手段１６からのディジタル映像信号ｃ１の一方を選択して拡大処理回路１３及び出力インターフェイス手段１７に導く。 - 特許庁

The interface circuit has a coherent symmetrical type interface capable of interconnecting the multiprocessor with one or more external devices and maintaining coherency of cache between one or more memories of the multiprocessor and one or more memories of one or more external devices.例文帳に追加

このインターフェース回路は、マルチプロセッサと１つ以上の外部デバイスとを相互接続することができ、かつ、マルチプロセッサの１つ以上のメモリと、1つ以上の外部デバイスの1つ以上のメモリと、の間のキャッシュのコヒーレンシーを維持することができる、コヒーレントな対称型インターフェースを有する。 - 特許庁

To provide a small industrial electronic imaging camera provided with a mechanism for connecting an external interface cable, wherein the camera has an economically advantageous configuration, can be easily assembled by arbitrarily selecting the direction in which the external interface cable is pulled out, and has camera functions integrated, so that a high and reliable circuit operation can be expected.例文帳に追加

外部インターフェイスケーブルの接続機構を備えた工業用小型電子撮像カメラにおいて、経済的に有利な構成で外部インターフェイスケーブルの引出方向を任意に選定して容易に組立ることができるとともに、カメラ機能を集約化し、信頼性の高い回路動作を期待できる。 - 特許庁

To provide a semiconductor integrated circuit device where the most signal lines possible can be obtained as against chip size, without being subjected to limitation on the wiring between a pad through a lead wire and an in/out interface cell, by the arrangement relation between the pad the in/out interface cell, and its wiring method.例文帳に追加

パッドと入出力インタフェースセルの配置関係により、引出線を介したパッドと入出力インタフェースセルの配線に制約を受けることがなく、チップサイズに対して可能な限り多くの信号線数を得ることができる半導体集積回路装置およびその配線方法を提供する。 - 特許庁

This battery charger includes a seat body 20 having a charging tank storing a plurality of batteries, a power input interface connected to an external power supply, and a charging control circuit provided inside the seat body and electrically connected to the charging tank and the power input interface.例文帳に追加

数個の電池を収納する充電槽を有する座体２０と、座体２０の側辺に装着され、外部の電源に接続される電源入力インターフェースと、座体２０の内部に設けられ、充電槽と電源入力インターフェースに電気的に接続される充電制御回路とを備える。 - 特許庁

A main apparatus is provided with a first U-point interface section 111, and a switch circuit 112 for connecting the ISDN line to the U-point interface 111 at a time other than power failure and connecting the ISDN line to a power failure meeting extension telephone set 220 at the time of power failure.例文帳に追加

主装置は、第１のＵ点インターフェース部１１１と、停電時以外には、ＩＳＤＮ回線を第１のＵ点インターフェース部１１１に接続させ、停電時には、ＩＳＤＮ回線を停電対応内線電話機２２０に接続させるようにするスイッチ回路１１２とを備える。 - 特許庁

To provide a suitable open drain output circuit used for an I^2C bus interface capable of outputting an output signal aligned in a delay for the transition of an input signal, while having rising and falling characteristics of the output signal adhering to the I^2C bus interface.例文帳に追加

Ｉ^２Ｃバスインターフェース規格に対応した出力信号の立ち下がり特性及び立ち上がり特性を備えながら、入力信号の遷移に対する遅延を揃えた出力信号を出力可能とするＩ^２Ｃバスインターフェースに使用して好適なオープンドレイン出力回路を提供する。 - 特許庁

To provide an information processor having plural clock systems such as an inside clock, L2 cache interface, and outside bus interface only by the distribution system of one system of an inside clock, and for performing frequency conversion control in which the in-and-out frequency rate of each clock system is N: 1 or N: 2 only by a logic circuit.例文帳に追加

内部クロック・Ｌ２キャッシュインターフェイス・外部バスインターフェイス等の複数のクロック系統を内部クロック１系統の分配系のみで実装し、各々のクロック系統の内外周波数比がＮ：１またはＮ：２の周波数変換制御を論理回路のみで行なう情報処理装置を提供する。 - 特許庁

In a microcomputer (10) for executing data transfer between the CPU (20) and a memory (60) through a serial interface (50), an interruption management mechanism (40) for managing an interruption request of the serial interface (50) includes state transition circuits (42f, 42g) and an interruption request issue circuit (42).例文帳に追加

ＣＰＵ（２０）およびメモリ（６０）間のデータ転送がシリアルインタフェース（５０）を介して実施されるマイクロコンピュータ（１０）においてシリアルインタフェース（５０）の割り込み要求を管理する割り込み管理機構（４０）は、状態遷移回路（４２ｆ、４２ｇ）と、割り込み要求発行回路（４２）とを備える。 - 特許庁

When a main signal 16 is received normally and a backward normal acknowledgement 15 is detected by a remote interface section 3 after power-on or resetting, a self-backward normal acknowledgement 8 indicating that the main signals 7, 16 are transmitted and received normally, is output to a holding circuit 4 from the remote interface section 3.例文帳に追加

リモートインターフェイス部３は、電源投入またはリセット後に主信号１６を正常受信し、かつ対局正常受信通知１５を検出すると、主信号７，１６が正常に送受信されていることを示す自対局正常受信通知８を保持回路４へ出力する。 - 特許庁

The control circuit 2 controls a bus S driving transistor M1s on the basis of bus potential detection and driving current detection of the bus interface 1 and controls a bus M driving transistor M1m on the basis of the result of bus potential detection and driving current detection of the bus interface 3.例文帳に追加

制御回路２は、バスインターフェース１のバス電位検出と駆動電流検出の結果に基づいてバスＳ駆動トランジスタＭ１ｓを制御し、バスインターフェース３のバス電位検出と駆動電流検出の結果に基づいてバスＭ駆動トランジスタＭ１ｍを制御する。 - 特許庁

To provide a power-on reset circuit that outputs a reset signal which is accurate and highly reliable in any case to various power supply forms in a contact interface operable in a plurality of power supply voltage specifications and a combination-type IC card provided with a non-contact interface.例文帳に追加

複数の電源電圧仕様で動作可能な接触インタフェースと、非接触インタフェースを備えたコンビ型ＩＣカードにおいて、様々な電力供給形態に対して、何れの場合であっても確実で信頼性の高いリセット信号を出力するパワーオンリセット回路を提供する。 - 特許庁

A circuit pattern for forming a control unit exclusive to a preselected interface different from the interface of the control unit of each of the board division regions is formed for a composite region corresponding to a plurality of the adjacent board division regions 3A, 3B all over the composite region.例文帳に追加

複数の隣り合う基板区分領域３Ａ，３Ｂを複合した基板領域には、各基板区分領域の制御部に対応するインターフェースとは別の予め選定されたインターフェースに専用の制御部を構成するための回路パターンを複合の基板領域に渡って形成する。 - 特許庁

A diagnostic mode signal from a keyboard 32, various control signals which are output to the drive circuit of a vehicle from the output interface of an ECU 2 on the vehicle and detection signals from various sensors are input to the input side of an I/O interface at the inside of a vehicle diagnostic apparatus body 25a.例文帳に追加

車輌診断装置本体２５ａの内部のＩ／Ｏインタフェイスの入力側には、キーボード３２からの診断モード信号と、車輌のＥＣＵ２の出力インタフェイスから車輌の駆動回路へ出力される各種制御信号及び各種センサの検出信号が入力される。 - 特許庁

Interface circuits 131a and 132a for direct input and an interface circuit 134a for direct output are connected to the data bus 118 of a microprocessor 111 having a non-volatile memory 112 in which a control program or the like is stored and an RAM memory 113 for arithmetic processing.例文帳に追加

制御プログラム等が格納された不揮発メモリ１１２と演算処理用ＲＡＭメモリ１１３を有するマイクロプロセッサ１１１のデ−タバス１１８には、直接入力用インタフェ−ス回路１３１ａ、１３２ａ、直接出力用インタフェ−ス回路１３４ａが接続される。 - 特許庁

The memory interface circuit includes a detection circuit for detecting a level change in a data strobe signal to control the timing of reading data, and a read mask control circuit for generating a read mask signal prohibiting the detection by the detection circuit except in a non-mask period, and includes a delay calculation circuit for detecting a level change in the data strobe signal to calculate a delay of the data strobe signal relative to a clock signal.例文帳に追加

メモリインターフェース回路は、データストローブ信号のレベル変化を検出してデータの読み取りのタイミングを制御する検出回路と、非マスク期間を除いて検出回路による検出を禁止する読み取りマスク信号を生成する読み取りマスクコントロール回路とを有するとともに、データストローブ信号のレベル変化を検出し、クロック信号に対するデータストローブ信号の遅延値を計算する遅延値計算回路を有する。 - 特許庁

To provide a printed circuit board 11 including an interface circuit which can reduce the number of components and also reduce the number of input ports of a CPU or a microcomputer and can absorb a variation in the number of switches and potentiometers depending on types of vehicles.例文帳に追加

部品点数の低減及びＣＰＵ又はマイコンの入力ポートの削減を図ることができ、車種の仕様によるスイッチ数とポテンショメータ数の変動を吸収することができるインターフェイス回路を備えたプリント基板１１を提供する。 - 特許庁

When an analog circuit is changed to an ISDN circuit 20, the digital terminal network controller 22 is connected to the connecting terminal 6a which has been connected with the meter 7a, and the interfaces are changed so that the communication interface 9 and the connecting terminal 6a are connected with each other.例文帳に追加

アナログ回線からＩＳＤＮ回線２０への変更に伴って、メータ７ａが接続されていた接続端子６ａにデジタル用端末網制御装置２２を接続し、通信インターフェース９と接続端子６ａとが接続するように切り替える。 - 特許庁

A target address comparison circuit 108 compares the identifier of a lower-level device, which is read from a SCSI interface control circuit 103 in a predetermined condition and from which a reconnect request is issued, with an identifier stored in a current target address register 107.例文帳に追加

ターゲットアドレス比較回路１０８は、所定の状況でＳＣＳＩインタフェース制御回路１０３から読み出されるリコネクト要求が出された下位装置の識別子と、カレントターゲットアドレスレジスタ１０７に記憶されている識別子とを比較する。 - 特許庁

The interactive device in which the image processing circuit and the image sensor are integrated on the substrate includes a processing module and a control circuit which controls an operation of the interactive device by a static image parameter of an image object outputted to a transmission interface of the processing module.例文帳に追加

画像処理回路と画像センサーを基板に統合したインタラクティブ装置は、処理モジュールと、処理モジュールの伝送インターフェイスに出力された画像物件の静的画像パラメーターでインタラクティブ装置の動作を制御する制御回路とを含む。 - 特許庁

To provide a communication interface circuit and communication equipment for suppressing the increase of a chip size and costs, and for satisfactorily maintaining the characteristics of pressure resistance of a clamp circuit, and for efficiently and accurately performing load modulation, and for accurately performing demodulation.例文帳に追加

チップサイズ、コストの増加を抑止しつつ、クランプ回路の耐圧特性を良好に維持でき、負荷変調を効率良く的確に行うことが可能で、復調を的確に行うことが可能な通信インタフェース回路および通信装置を提供する。 - 特許庁

In a first area AR1 provided within the second interface region on a fourth direction D4 side of the electric power source circuit block PB, there is disposed a plurality of columns of a pad for the electric power source circuit block, the columns of a pad each having one pad disposed along a second direction D2.例文帳に追加

電源回路ブロックＰＢの第４の方向Ｄ４側にある第２のインターフェース領域内の第１のエリアＡＲ１には、第２の方向Ｄ２に沿ってＩ個配列された電源回路ブロック用パッドの列が、複数列配置される。 - 特許庁

The sensor device 20 is provided with an interface control circuit 24 which can be connected to a network 41 and makes network communication with the outside, a data storing area 26 for storing configuration data, and a parameter adjusting circuit 25 which optimizes the configuration data.例文帳に追加

センサ装置２０は、ネットワーク４１に接続可能で、外部とネットワーク通信するインタフェース制御回路２４と、コンフィグレーションデータを格納するデータ格納領域２６と、コンフィグレーションデータの最適化を行うパラメータ調整回路２５を備える。 - 特許庁

To provide a clock data recovery control circuit capable of more simply applying control of a frequency comparison operation and a phase comparison operation to even a high speed serial interface and including a frequency detection circuit for accurately detecting a frequency.例文帳に追加

高速なシリアルインターフェースに対しても、周波数比較動作と位相比較動作の制御をより簡単に行うクロックデータリカバリ制御回路であって、周波数検知を正確に行う周波数検知回路を備えるクロックデータリカバリ制御回路を、提供する。 - 特許庁

The FPC conversion cable 1 is provided, wherein a parallel ATA (advanced technology attachment) connector 3 is provided at one end part of a flexible printed circuit board 2, a serial ATA connector 4 is provided at the other end part, and an interface conversion chip 5 is mounted on the flexible printed circuit board.例文帳に追加

フレキシブルプリント基板２の一方の端部にパラレルＡＴＡコネクタ３を設け、他方の端部にシリアルＡＴＡコネクタ４を設け、当該フレキシブルプリント基板上にインターフェイス変換チップ５を搭載したＦＰＣ変換ケーブル１とする。 - 特許庁

To provide a voltage supply circuit in which a gate oxide film of a transistor is not broken, even if a voltage which is not less than a breakdown- strength of the gate oxide film is applied to the transistor, in a state with an internal power supply which is not start up in an interface circuit.例文帳に追加

インターフェース回路において内部電源が立ち上がっていない状態でトランジスタにそのゲート酸化膜耐圧以上の電圧がかかった場合にも、そのゲート酸化膜が破壊しないような電圧供給回路を提供する。 - 特許庁

A battery, a microcomputer, a voltage boosting circuit, and an interface circuit are built in the power source part 2 and a capacitor is incorporated in the head part 3; and the power source part 2 and head part 3 are so constituted that they can be decoupled by means of the mechanism and mutually detachably.例文帳に追加

電源部２にバッテリ、マイコン、昇圧回路及びインターフェ−ス回路を内蔵し、ヘッド部３にコンデンサを内蔵すると共に、前記電源部２と前記ヘッド部３とを機構的に分離し、かつその相互間を着脱自在に構成する。 - 特許庁

TDM(time division multiplex) interface processing units 1-1 to 1-j, packet switches 3-1 to 3-k, and ATM(asynchronous transfer mode) switches 4-1 to 4-m are configured by a packaging circuit substrate, and this packaging circuit substrate is configured made compatible by a slot T.例文帳に追加

ＴＤＭ・Ｉ／Ｆ処理部１−１〜１−ｊと、パケットスイッチ３−１…３−ｋ及びＡＴＭスイッチ４−１…４−ｍが、実装回路基板で構成され、かつ、この実装回路基板が、スロットＴによって互換可能に構成されている。 - 特許庁

The television camera is provided with an optical lens, a video signal processing circuit, and an interface circuit for making a video signal accessible to a LAN (Internet and Ethernet (R)) and can transmit/receive a video signal accessible to the LAN by means of a wireless LAN so as to attain wireless LAN access.例文帳に追加

光学レンズと、映像信号処理回路と、映像信号をＬＡＮ（インターネット及びイーサネット（登録商標））接続可能にするインタフェース回路とを有し、ＬＡＮ接続可能な映像信号を無線ＬＡＮで送受信可能にして、無線でＬＡＮ接続する。 - 特許庁

An amplitude system conversion circuit 12 of the interface apparatus 4 converts the transmission data S into a digital signal subjected to NRZ modulation, and an amplitude modulation circuit 14 modulates the amplitude of carriers in response to the NRZ signal to produce the transmission signal.例文帳に追加

インターフェース装置４は変調方式変換回路１２にて送信データＳをＮＲＺ変調でのデジタル信号に変換し、振幅変調回路１４はこのＮＲＺ信号に応じて搬送波の振幅を変調し伝送信号を生成する。 - 特許庁

To provide a semiconductor integrated circuit device which has, e.g. a multi-channel serial interface circuit having stable characteristics mounted therein in a simple and reliable manner, and a method for designing the device.例文帳に追加

従来のＡＳＩＣ方式半導体集積回路装置にシリアルデータインターフェイス回路を搭載する場合には品種毎にクロックツリー構成を注意深く設計する必要があり、設計工期の長期化を招いたり、設計品質の均一化を計るのも難しい。 - 特許庁

A TX IFG detection circuit 11 and an RX IFG detection circuit 12 monitor whether or not an interval time of the frames delivered between the physical interface section 5 and the medium access control section 9 satisfies a predetermined minimum time interval.例文帳に追加

ＴＸ ＩＦＧ検出回路１１およびＲＸ ＩＦＧ検出回路１２は、物理インタフェース部５と媒体アクセス制御部９間を流れるフレームの間隔時間が予め決められた最小間隔時間を満たしているか否かを監視する。 - 特許庁

A synchronous/asynchronous interface circuit (20) of the present invention comprises a finite state machine (22) that controls an access cycle to be performed between a synchronous bus (30) and an asynchronous CPU (10) into an event-driven type, and a detection circuit that detects the start of the access cycle.例文帳に追加

本発明の同期・非同期インターフェース回路（２０）は同期バス（３０）と非同期ＣＰＵ（１０）の間で行われるアクセス・サイクルをイベントドリブン式に制御する有限ステートマシン（２２）と、アクセス・サイクルの開始を検出する検出回路を備える。 - 特許庁

To provide a method for manufacturing a package substrate with a fine circuit pattern by anodic oxidation by which a finer circuit can be provided by using an existing facility, and further a package substrate possible to prevent an interface peel-off phenomenon from occurring between layers can be provided.例文帳に追加

より微細な回路を既存の設備で実現することができるうえ、層間剥離現象の発生しないパッケージ基板を製作することができる、陽極酸化による微細回路パターン付きパッケージ基板の製造方法を提供する。 - 特許庁

For enabling a server to download reusable content into a terminal, an apparatus comprises: a terminal 102 coupled to a remote server 106; and an integrated circuit card 104 coupled to the terminal 102 via an interface circuit 116.例文帳に追加

本発明装置は、サーバが再使用可能コンテンツを端末にダウンロードできるようにするために、リモートサーバ１０６に結合された端末１０２と、インターフェース回路１１６を介して端末１０２に結合された集積回路カード１０４を備える。 - 特許庁

A receiver 24 of a receiver side block 22 is provided with a clock phase detector 27 and a VDL 28 for configuring a mesochronous type synchronization circuit, receives data of the inter-block interface without setup/hold violation and transfers the data to an internal circuit of the receiver side block 22.例文帳に追加

受信側ブロック２２の受信器２４にメソクロナスタイプの同期化回路を構成するクロック位相検出器２７と、ＶＤＬ２８を備え、ブロック間インターフェースのデータをセットアップ／ホールド違反なしに受信し、受信側ブロック２２の内部回路に転送する。 - 特許庁

An in-circuit emulator 10 to verify the chip design divided into internal logic design and external interface design to communicate with the target system 12 by at least one interface protocol includes a processing engine 101 to process algorithm of the logic function by design of an internal logic and a pin signal generating part 102 to generate a plurality of pin signals by design of an external interface.例文帳に追加

内部ロジック設計と、少なくとも一つのインターフェースプロトコルによって目標システム１２と通信するための外部インターフェース設計とに分かれるチップ設計を検証する回路内エミュレータ１０は、内部ロジックの設計によってロジック関数のアルゴリズムを処理するプロセシングエンジン１０１と、外部インターフェースの設計によって複数のピン信号を生成するピン信号生成部１０２とを含む。 - 特許庁

To provide an ATM-PDS output interface circuit with high general-purpose performance and a simple configuration where a cell interval between information cells at an ATM layer side and a PDS layer side is equal to each other.例文帳に追加

ＡＴＭレイヤ側及びＰＤＳレイヤ側での情報セルのセル間隔が等しく、汎用性が高く、構成が簡単なＡＴＭ−ＰＤＳ出力インタフェース回路を提供する。 - 特許庁

As soon as the interface part 1 returns from the sleep mode to the high-speed mode, the regular data can be transmitted to a liquid crystal display device 2 by the transmission of the dummy data from the dummy data addition circuit 32.例文帳に追加

インターフェース部１がスリープモードから高速モードに復帰するとすぐに、ダミーデータ付加回路32からのダミーデータの送信にて正規データを液晶表示装置２に伝送できる。 - 特許庁

To provide a communication interface circuit that attains stable communication, where no errors occur when a different bias voltage is generated, depending on a device connected through a serial bus.例文帳に追加

シリアルバスを通じて接続された機器により発生されるバイアス電圧に差が生じる場合に、エラーの発生しない安定的な通信が可能である通信インタフェース回路を提供する。 - 特許庁

This interface circuit 8 has a speed adjustment FIFO 10, a write counter 11, a read counter 13, and an overflow discriminating section 12 and also a transmission line idle cell dummy cell conversion section 16.例文帳に追加

このインタフェース回路８は、速度調整用ＦＩＦＯ１０、ライトカウンタ１１、リードカウンタ１３、オーバフロー判定部１２に加えて伝送路空きセル−ダミーセル変換部１６を有する。 - 特許庁