「memory pattern」に関連した英語例文の一覧と使い方(14ページ目) - Weblio英語例文検索

To reduce a circuit area in a semiconductor storage device equipped with a ferroelectric memory in which a word line is wired to a capacitor plate line in a staircase pattern.例文帳に追加

キャパシタプレート線に対してワード線が階段状に配線された強誘電体メモリを備えた半導体記憶装置の回路面積を縮小させる。 - 特許庁

To provide a semiconductor testing device capable of eliminating waste in storage capacity in a pattern memory, as well as detecting an error at a high speed by hardware.例文帳に追加

パターンメモリにおいて記憶容量の無駄を廃すると共に、ハードウェアによって高速にエラー検出をすることが可能な半導体試験装置を提供する。 - 特許庁

A compiler device 10 analyzes a source program, and decides whether the source program corresponds to a pattern of loop blocking dividing a memory area to be accessed into prescribed blocks.例文帳に追加

コンパイラ装置１０は、ソースプログラムを解析し、アクセスするメモリ領域を所定のブロックに分割するループブロッキングのパターンにソースプログラムが該当するか判定する。 - 特許庁

A memory part 5 previously stores background image data in several kinds of patterns and the user selects the background image of the desired pattern out of a menu.例文帳に追加

メモリ部５には予め何種類かのパターンの背景画像データが格納されており、利用者はメニューの中から所望のパターンの背景画像を選択する。 - 特許庁

Information of a dither pattern to be used is acquired from a memory in which a plurality of halftone logics are stored in accordance with a plurality of dither patterns, information of the dither patterns and the plurality of dither patterns (S40).例文帳に追加

そのため、サイズが異なる様々なディザパターンに最適な処理を行うことはできず、その結果、ハーフトーン処理を高速に行うことができない。 - 特許庁

To provide an evaluation pattern-generating method of a semiconductor memory, in which the defect can be effectively detected, and to provide a signal-obtaining tool suitable for the same.例文帳に追加

不良検出を効果的に行うことが可能な半導体メモリの評価パターン生成方法とそれに好適な信号取得治具を提供する。 - 特許庁

A class code generated through the processing by a pattern detection section 102 and a class code decision section 103 on the basis of data of the class tap is fed to a coefficient memory 104.例文帳に追加

クラスタップのデータに基づく、パターン検出部１０２、クラスコード決定部１０３の処理によって発生するクラスコードが係数メモリ１０４に供給される。 - 特許庁

Decision section 44-46 decide whether or not the input data are coincidence with the coincidence detection condition based on the reference data from the pattern memory 43.例文帳に追加

判定部４４〜４６は、入力データが一致検出条件に一致するか否かをパターンメモリ４３からの参照データに基づいて判定する。 - 特許庁

A fundamental note and a kind of a chord as a base of an accompaniment pattern to be created, a tone color, the highest pitch, the lowest pitch, etc., are stored in set table memory 8 as a set beforehand.例文帳に追加

作成する伴奏パターンの元となった和音の根音と種類、音色、上限音、下限音等をセットにして設定テーブルメモリ８に記憶しておく。 - 特許庁

Then, the CPU 11a conducts sound generation from a sound source part 22 in the tone color corresponding to the installation state of the memory card and in the sound generation pattern corresponding to the operation.例文帳に追加

そして、ＣＰＵ１１ａは、メモリカードの装着状態に対応する音色及び操作に対応する発音パターンにより、音源部２２から発音を行う。 - 特許庁

To provide an NOR type flash memory which improves pattern resolution/dimension controllability by lithography is improved and ensures stable operation.例文帳に追加

本発明は、ＮＯＲ型のフラッシュメモリ装置において、リソグラフィによるパターン解像性／寸法制御性を改善できるとともに、より安定した動作を可能にする。 - 特許庁

To provide a semiconductor device, reducing a test time for outputting a result of comparing a data pattern for testing with a data read out from a memory cell array.例文帳に追加

テスト用のデータパターンとメモリセルアレイから読み出したデータとの比較結果を出力するテスト時間を短縮する半導体記憶装置を提供する。 - 特許庁

An FPN (Fixed Pattern Noise) memory 14 stores a digital pixel signal in a dark state outputted from a logarithmic conversion solid-state imaging element 11 on the basis of the scanning clock.例文帳に追加

ＦＰＮメモリ１４は、走査クロックに基づいて対数変換型固体撮像素子１１から出力された暗時のディジタル画素信号を記憶する。 - 特許庁

To exactly detect a color pixel with a little memory capacity without being affected by the deviation of a read position or pattern erroneously decided as color pixel.例文帳に追加

少ないメモリ容量でかつ読み取り位置のずれや色画素と誤判定するパターンに影響を受けることなく色画素を正確に検出する。 - 特許庁

To provide a dot image generation circuit capable of storing more dot patterns in the same memory area by reducing a storing area required for a dot pattern.例文帳に追加

網点パターンの格納領域を小さくして、同一メモリ領域内により多くの網点パターンを格納できる網点画像生成回路を提供する。 - 特許庁

To provide a failure detection circuit and a failure detection method capable of easily detecting the failure with a test pattern prepared in a memory BIST circuit.例文帳に追加

メモリＢＩＳＴ回路が持つテストパターンにより容易に故障検出することが可能な故障検出回路、および故障検出方法を提供する。 - 特許庁

The offset-corrected signal is attenuated at a predetermined attenuation rate (10), and fixed pattern noise of a preceding frame stored in a frame memory (13) is updated (12).例文帳に追加

オフセット補正された信号を所定の減衰率で減衰させ（１０）、フレームメモリ（１３）に格納されている前フレームの固定パターンノイズを更新する（１２）。 - 特許庁

The CPU 30 controls a light emitting part 40 to execute the light emission display of the prescribed pattern based on data read from a flash memory 31.例文帳に追加

この制御動作と並行して、ＣＰＵ３０は、フラッシュメモリ３１から読み出したデータに基づいた所定のパターンの発光表示を発光部４０に行なわせる。 - 特許庁

When the object is outputted on a display apparatus in this case, the display apparatus draws an image of the image data on the memory according to a function of a mask pattern of the graphic object.例文帳に追加

このときディスプレイ上に出力するときは、図形オブジェクトが有するマスクパターンの機能に従って、メモリ上の画像データに描画する。 - 特許庁

When the number of pixels is more than prescribed, the pattern image within the area is converted into color registered in the conversion table and stored in a memory (S30).例文帳に追加

このピクセル数が所定の数より多い場合は、その領域内のパターン画像を変換テーブルに登録された色に変換し、メモリに記憶する（Ｓ３０）。 - 特許庁

CALCULATION METHOD OF STORED ENERGY AND PROXIMITY EFFECT, PROGRAM MEMORY MEDIUM, DESIGNING METHOD OF MASK OR RETICLE PATTERN, AND PROCESSING METHOD OF SEMICONDUCTOR DEVICE例文帳に追加

蓄積エネルギー計算方法、プログラム記憶媒体、近接効果計算方法、マスク又はレチクルパターンの設計方法、及び半導体デバイスの製造方法 - 特許庁

An address included in the readout input pattern data IP is transferred to a semiconductor memory 10 and descramble processing is performed in a security circuit 11.例文帳に追加

読み出された入力パターンデータＩＰに含まれるアドレスは、半導体メモリ１０に転送され、セキュリティ回路１１においてデスクランブル処理される。 - 特許庁

A LEN counter 3 clears the LEN counter for each unit pulse pattern length on the basis of the LEN data from the memory 2, thus increasing the address AD from the address generation circuit 1.例文帳に追加

LENカウンタ３は、メモリ２からのLENデータを基に、単位パルスパターン長毎にLENカウンタクリアし、これによってアドレス発生回路１からのアドレスADをインクリメントする。 - 特許庁

Then image data corresponding to pattern image transferred from the host are overwritten on the background drawn areas of the frame memory (steps S6, S7).例文帳に追加

次に、ホストから転送された絵柄画像に対応する画像データをフレームメモリの上記背景色描画領域上に上書き描画する（ステップＳ６、Ｓ７）。 - 特許庁

When a user clicks a NEXT pattern 34, the image in the selected chapter is randomly captured in a memory and is displayed as a sample image candidate.例文帳に追加

ユーザがＮＥＸＴボタン34をクリックすると、選択中のチャプター内の画像がランダムにメモリにキャプチャされ、それがサンプル画像候補として表示される。 - 特許庁

To provide a semiconductor memory device in which a test can be performed even after redundancy relief, by using a test pattern used before redundancy relief.例文帳に追加

冗長救済後も冗長救済前に用いたテストパターンを用いてテストすることができる半導体記憶装置を提供することを目的とする。 - 特許庁

Every time the editing processing is executed to the embroidery pattern of an editing object, the processing name of the editing processing is stored in an editing history memory.例文帳に追加

編集対象の刺繍模様に対して編集処理が実行される毎に、その編集処理の処理名が編集履歴メモリに記憶されている。 - 特許庁

In the semiconductor testing device, an algorithmic pattern generator has an address generation part and a scrambler, which has a plurality of the scramble memory.例文帳に追加

半導体試験装置であって、アルゴリズミックパターン発生器はアドレス発生部とスクランブラを有し、該スクランブラは複数のスクランブルメモリを有することを特徴とする。 - 特許庁

A section data segmentation circuit 41 sequentially segments partial data from the input data and imparts an address corresponding to a value of the segmented partial data to the pattern memory 43.例文帳に追加

セクションデータ切り出し回路４１は、入力データから部分データを順次切り出し、切り出した部分データの値に対応するアドレスをパターンメモリ４３に与える。 - 特許庁

To provide a semiconductor storage memory device which can reduce the pattern occupying areas of data registers by shortening random cycle time at writing time.例文帳に追加

書き込み時のランダムサイクルタイムを短縮し、データレジスタのパターン占有面積を小さくできる半導体記憶装置を提供することを目的とする。 - 特許庁

After a side wall 8 is subsequently formed on the side of the memory gate electrode MG, a photoresist pattern PR2 is formed on the principal surface of the semiconductor substrate 1Sub.例文帳に追加

続いて、そのメモリゲート電極ＭＧの側面にサイドウォール８を形成した後、半導体基板１Subの主面上にフォトレジストパターンＰＲ２を形成する。 - 特許庁

The test pattern generator and the test memory analyzer are synchronized by using a vertical integral time code and a trigger packet sent from a transmission station.例文帳に追加

テスト・パターン・ジェネレータ及びテスト測定アナライザは伝送ステーションによって送られた垂直インテグラル・タイム・コード及びトリガ・パケットを使用して同期化される。 - 特許庁

A reference beam, which is spatially modulated and diffracted by an interference pattern formed on the holographic memory, is received by a photodetector 130.例文帳に追加

参照光はホログラフィックメモリに形成されている干渉パターンによって空間的に変調され、かつ回折されて、フォトディテクタ１３０で受光される。 - 特許庁

The mask selecting section 19 extracts a mask pattern from the mask registration memory 17 according to the scanning position of a printing head, and outputs it to a print data creating section 18.例文帳に追加

マスク選択部１９は、印刷ヘッドの走査位置に応じてマスク登録用メモリ１７からマスクパターンを取り出し、印字データ生成部１８に出力する。 - 特許庁

When a combined pattern of the signals is an on-mode, an on-control signal is applied to MOSFET 7 and 8 to turn them on and also to be recorded into a memory element.例文帳に追加

これ等の組合わせパターンがオンモードのとき、オン制御信号がＭＯＳＦＥＴ７及び８に供給されオンにすると共に、メモリ素子に記録される。 - 特許庁

To provide a semiconductor memory device which effectively prevents characteristic deterioration due to a pattern shift in gate formation while suppressing increase in cell area, and reduces resistance in a power voltage supply line.例文帳に追加

セル面積増大を抑制しつつゲート形成時のパターンずれによる特性低化を有効に防止し、さらに電源電圧供給線を低抵抗化する。 - 特許庁

A deforming position recognizing part 20b recognizes the deforming position of an operation sheet 125 due to the depression of the finger F based on pattern data stored in a buffer memory 135-2.例文帳に追加

変形位置認識部２０ｂは、指Ｆの押下による操作シート１２５の変形位置を、バッファメモリ１３５−２に記憶されたパターンデータに基づいて認識する。 - 特許庁

An image holding unit 101 is constituted of a storage medium such as, e.g., a semiconductor memory, and holds an input image input to a pattern determination device 100.例文帳に追加

画像保持部１０１は、例えば半導体メモリ等の記憶媒体により構成され、パターン判定装置１００に入力される入力画像を保持する。 - 特許庁

Determination is made, based on a type of encoding of the decompressed block and a position of the corresponding reference frame, or a given topology pattern and a size of the frame memory.例文帳に追加

これはこの圧縮解除ブロックの符号化タイプと対応参考フレームの位置、或いは付与されたトポロジーパターンとフレームメモリの容量によりなされる。 - 特許庁

This device is furnished with a consolidatory article combination pattern memory means 20 memorizing a combination pattern of consolidatory articles for each of transport vehicles, a first shipping article group memory means 4 memorizing an article group waiting for shipment at the first place of the shipment and a second shipping article group memory means 6 memorizing an article group waiting for shipment at the second place of the shipment.例文帳に追加

輸送車両毎に混載可能な製品の組合せパターンを記憶している混載可能製品組合せパターン記憶手段２０と、第１出荷地で出荷を待っている製品群を記憶している第１出荷製品群記憶手段４と、第２出荷地で出荷を待っている製品群を記憶している第２出荷製品群記憶手段６とを備えている。 - 特許庁

The semiconductor memory test pattern forming method is structured; to make the operation data of the semiconductor memory test pattern described in a format independent of the types of semiconductor testing apparatus and; to output the test specifications of the above semiconductor memory based on the above operation data after verifying the above operation data with an emulation function corresponding to the above format.例文帳に追加

半導体メモリの試験パターンを作成する方法において、半導体試験装置の種類に依存しないフォーマットで記述された半導体メモリ試験パターンの動作データを作成し、上記動作データを上記フォーマットに対応するエミュレート機能により検証した後、上記動作データにもとづいて上記半導体メモリの試験仕様書を出力する構成とする。 - 特許庁

The device for testing the semiconductor integrated circuit includes a pattern data generating means which generates test pattern data for testing a write operation in a memory of the semiconductor integrated circuit; and a write means which writes the test pattern data into a storage area of the semiconductor integrated circuit for storing the test pattern data.例文帳に追加

上記課題は、半導体集積回路のメモリへの書き込みを試験するための試験パタンデータを生成するパタンデータ生成手段と、前記試験パタンデータを前記半導体集積回路の該試験パタンデータを格納する記憶領域へ書き込む書き込み手段と、を有することを特徴とする半導体集積回路の試験装置により達成される。 - 特許庁

The switch control circuit 1 includes: a switch control pattern memory part 11 which memorizes two or more switch control patterns; and a switch control pattern-selecting circuit 12 which chooses one switch control pattern among two or more switch control patterns according to a switch control pattern-selecting signal inputted externally and outputs it to the switch SW-1 to SW-N.例文帳に追加

スイッチ制御回路１は、複数のスイッチ制御パタンを記憶するスイッチ制御パタン記憶部１１と、外部から入力されるスイッチ制御パタン選択信号に応じて複数のスイッチ制御パタンのうち１つのスイッチ制御パタンを選択してスイッチＳＷ−１〜ＳＷ−Ｎに出力するスイッチ制御パタン選択回路１２とから構成される。 - 特許庁

In this trace circuit 1 to output trace data of a CPU, a FIFO memory 20 as a memory for output adjustment to adjust timing of output of the trace data and a developing device 11 to convert access data of the CPU into bit width for one word of the FIFO memory and to generate the bit pattern data for test to be used for the test of the FIFO memory are provided.例文帳に追加

ＣＰＵのトレースデータを出力するトレース回路１において、トレースデータの出力のタイミングを調整する出力調整用メモリであるＦＩＦＯメモリ２０と、ＣＰＵのアクセスデータをＦＩＦＯメモリの１ワード分のビット幅に変換し、ＦＩＦＯメモリの試験に用いる試験用ビットパターンデータを生成する展開器１１とを有する。 - 特許庁

High speed expansion and reduction conversion arithmetic circuits of a primitive pattern is constituted by using circuit structure for reading the texture pattern from a cache memory 2 by a texture address generation circuit 1 and loading applicable data from an external memory 3 when a cache mistake detection circuit 4 detects cache mistakes, and an interpolation circuit 4 by the bicubic function.例文帳に追加

テキスチャーアドレス発生回路１で、テキスチャーパターンをキャシュメモリ２から読みだし、キャシュミス検出回路４がキャシュミスを検出すると外部メモリ３から該当データをロードするための回路構成と、双３次関数による補間回路４を用いて、原始パターンの高速拡大および縮小変換演算回路を構成する。 - 特許庁