「parallel logic」に関連した英語例文の一覧と使い方 - Weblio英語例文検索

The method carries out the circuit simulation more accurately than prior arts by taking into account the number of inverted logic stages and the number of transistors in parallel configuring the inverted logic.例文帳に追加

反転論理段数や反転論理の並列数を考慮に入れることにより、従来よりも正確な回路シミュレーションを行なうことができる。 - 特許庁

The integrated circuit may also include logic to multiplex flash memory device interface signals and parallel bus interface signals on the parallel bus interface.例文帳に追加

集積回路は、また、パラレルバスインターフェース上において、複数のフラッシュメモリデバイスインターフェース信号および複数のパラレルバスインターフェース信号を多重化するロジックを備える。 - 特許庁

To provide a parallel/series conversion circuit capable of realizing a parallel/series conversion using the signal wiring delays and a simple logic circuit.例文帳に追加

信号の配線遅延と簡易な論理回路を用いて、パラレル・シリアル変換を実現する並列直列変換回路を提供することを課題とする。 - 特許庁

To provide a serial/ parallel conversion circuit for enabling serial/parallel conversion by using a wiring delay of a signal and a simple logic circuit.例文帳に追加

信号の配線遅延と簡易な論理回路を用いて、シリアル・パラレル変換を実現する直列並列変換回路を提供することを課題とする。 - 特許庁

Data D1 supplied to a logic circuit 3 are inputted to respective latch units 1a to 1d in parallel.例文帳に追加

ラッチ手段１ａ〜１ｄのそれぞれには、ロジック回路３に入力されるデータＤ１が並列に入力される。 - 特許庁

The high speed logic circuit 2 includes a parallel/serial conversion circuit 3, a first parallel interface 4 for interfacing an external circuit with the parallel/serial conversion circuit 3, a sampling clock generation circuit 7, a serial/parallel conversion circuit 5, and a second parallel interface 6 for interfacing the serial/parallel conversion circuit 5 with the external circuit.例文帳に追加

高速ロジック回路２は、パラレル／シリアル変換回路３と、外部回路とパラレル／シリアル変換回路３との間のインターフェースとなる第１のパラレルインターフェース４と、サンプリングクロック生成回路７と、シリアル／パラレル変換回路５と、シリアル／パラレル変換回路５と外部回路との間のインターフェースとなる第２のパラレルインターフェース６を含む。 - 特許庁

Further, the decoder is operable to control the processing logic to define, based on the lane size, a number of lanes of parallel processing in at least one of the registers, and the processing logic is operable to perform, in parallel, a data processing operation on the data elements within each lane of parallel processing.例文帳に追加

更に、デコーダは、前記レジスタの少なくとも１つにおいて、並列処理の多数のレーンをレーンサイズに基づいて定義するように処理ロジックを制御することができると共に、処理ロジックは、並列処理の各前記レーン内部のデータ要素に対するデータ処理操作を並列に実行することができる。 - 特許庁

The delay circuit delays an input signal and outputs a second signal in parallel to logical operation processing of the logic circuit.例文帳に追加

ディレイ回路は、ロジック回路の論理演算処理に並列し、入力信号を遅延して第２の信号を出力する。 - 特許庁

A negative logic dummy word line *DWORD is laid in parallel to and near a dummy word line DWORD.例文帳に追加

ダミー・ワード線ＤＷＯＲＤに並行に、かつ接近させて、負論理ダミー・ワード線＊ＤＷＯＲＤを敷設する。 - 特許庁

INTERNET COMMUNICATION PROTOCOL SYSTEM REALIZED BY HARDWARE PROTOCOL PROCESSING LOGIC AND DATA PARALLEL PROCESSING METHOD USING THE SYSTEM例文帳に追加

ハードウェアプロトコルプロセシングロジックで実現されたインタネット通信プロトコル装置、及びその装置を用いたデータ並列処理方法 - 特許庁

A memory cell mat (30) is divided into a plurality of entries, an arithmetic logic unit (ALU) is arranged corresponding to each entry (ERY) and between the entries and the corresponding arithmetic logic units, arithmetic/logic operation is executed in bit-serial and entry-parallel mode.例文帳に追加

メモリセルマット（３０）を複数のエントリ（ＥＲＹ）に分割し、各エントリ（ＥＲＹ）に対応して、演算処理ユニット（ＡＬＵ）を配置し、これらのエントリと対応の演算処理ユニットとの間で、ビットシリアルかつエントリパラレル態様で演算処理を実行する。 - 特許庁

To enable composition of parallel signal processing logic on a minimum scale without causing any complicated design work.例文帳に追加

設計作業の煩雑化を招くことなく必要最小限の規模で並列信号処理論理を構成することを可能とする。 - 特許庁

The logic chip 3 includes serial-parallel conversion circuits 15a and 15b restoring the original parallel data from data rearranged in the time direction and a selective circuit 16 selecting the original parallel data composing the divided data and the original parallel data restored by the serial-parallel conversion circuits 15a and 15b to output to a terminal 18.例文帳に追加

ロジックチップ３は、時間方向に並び替えられたデータから元の並列データを復元する直並列変換回路１５ａ、１５ｂと、分割データを合成した元の並列データと、直並列変換回路１５ａ、１５ｂで復元した元の並列データとを選択し端子１８に出力する選択回路１６と、を備える。 - 特許庁

Thus, the memory test by means of the memory test circuit 14 and the logic tests of the user logic circuits 13a and 13b by means of the CPU 11 can be parallel executed so that test time can be shortened.例文帳に追加

これにより、メモリテスト回路１４によるメモリテストと、ＣＰＵ１１によるユーザロジック回路１３ａおよび１３ｂのロジックテストを並列で実行することができるので、テスト時間を短縮できる。 - 特許庁

The parallel data control section 2 outputs the parallel data without any modification when the number of "L" bits is the number of "H" bits or below in the parallel data, and outputs the parallel data logic levels of the configuration bits of which are inverted when the number of "L" bits is more than the number of "H" bits.例文帳に追加

パラレルデータ制御部２は、パラレルデータの中で、“Ｌ”のビットの数が“Ｈ”のビットの数以下の場合にはパラレルデータをそのまま出力し、“Ｌ”のビットの数が“Ｈ”のビットの数より多い場合にはパラレルデータの各ビットの論理レベルを反転したパラレルデータを出力する。 - 特許庁

The power supply means 5 is connected to the switch 4 in parallel to supply the electric power of the first power line 1 to the logic circuit 3.例文帳に追加

電源供給手段５は、スイッチ４と並列に接続され、第１の電源ライン１の電源を論理回路３に供給する。 - 特許庁

To provide a drawing device for three-dimensional graphics capable of executing a drawing processing at high speed by using a parallel processing in a separate ALU(arithmetic and logic unit) system.例文帳に追加

分割ＡＬＵ方式の並列処理を利用し高速に描画処理を実行できる３次元グラフィックス描画装置の提供。 - 特許庁

Further, the decoder can control the processing logic so as that a number of lanes of parallel processing are defined based on the lane size, and the processing logic can execute the data processing operations to the data elements within each lane of parallel processing.例文帳に追加

更に、デコーダは、前記レジスタの少なくとも１つにおいて、並列処理の多数のレーンをレーンサイズに基づいて定義するように処理ロジックを制御することができると共に、処理ロジックは、並列処理の各前記レーン内部のデータ要素に対するデータ処理操作を並列に実行することができる。 - 特許庁

The high level abstraction model source code simplified as compared to the description by the RTL can be created without waiting for completion of actual logic of the RTL, in other words, in parallel with creation of the actual logic of the RTL.例文帳に追加

ＲＴＬの実論理の完成を待つこと無く、換言すれば、ＲＴＬの実論理の作成に並行して、ＲＴＬによる記述よりも簡素化された高抽象度モデルソースコードを作成することができる。 - 特許庁

In scan testing a logic IC, on which a plurality of IP circuits 141-143 substantially identical in structure are combined, scan data are inputted to the respective IP circuit in parallel.例文帳に追加

実質的に同一構成の複数のIP回路141 〜143 を混載したロジックICにおいて、スキャンテスト時に各IP回路に並列にスキャンデータを入力する。 - 特許庁

The storage unit comprises n(n≥2), e.g. 4, logic drives (A, B, C and D) comprising six parallel drives, i.e., drives V1-V5 and a drive Vp.例文帳に追加

本発明の蓄積装置は、ドライヴV1〜V5，及びドライヴVpの並列6ドライヴで構成された論理ドライヴ(A,B,C,D)をn個(n≧2)、例えば4ユニット持っている。 - 特許庁

To use terminal resistances symmetrically, as well as, in parallel to each terminal of a signal line for a Gunning transceiver logic (GTL) to avoid reflection of signal waves.例文帳に追加

ガンニングトランシーバーロジック（ＧＴＬ）は、信号電波の反射を避けるために、信号路の各端に対称的かつ並列に終端抵抗を用いる。 - 特許庁

In contrast to the full adder binary logic based traditional designs, we use (incomplete) large parallel counters and large shift switch compressors. 例文帳に追加

全加算器2値論理ベースの伝統的な設計とは対照的に, 我々は(不完全)大規模並列カウンタと大規模シフト・スイッチ圧縮器を使う. - コンピューター用語辞典

In the printer 5 provided with an expansion unit 11 for expanding data outputted from parallel port interface logic 12 and firmware 23 and 24 for expanding the data outputted from USB interface logic 22, a selector 25 capable of switching the data inputted to the expansion unit 11 to the output of the parallel port interface logic 12 and the output of the firmware 24 is provided.例文帳に追加

パラレルポートインタフェースロジック１２から出力されるデータを伸張する伸張ユニット１１と、ＵＳＢインタフェースロジック２２から出力されるデータを伸張するためのファームウェア２３および２４を備えたプリンタ５において、伸張ユニット１１に入力されるデータをパラレルポートインタフェースロジック１２の出力と、ファームウェア２４の出力に切替できるセレクタ２５を設ける。 - 特許庁

Each of the switch nodes 100 is comprised of a precharge logic circuit which carries out a precharging operation in parallel while a circuit block performs data output.例文帳に追加

このスイッチノード１００が、回路ブロックがデータ出力を実行しているときに並行してプリチャージ動作を実行するプリチャージロジック回路からなる。 - 特許庁

This logic verification device uses parallel-serial conversion, and adopts a time division transfer method when transmitting/receiving signals from a plurality of signal lines through one physical line.例文帳に追加

パラレル−シリアル変換を用い、複数の信号線からの信号を1本の物理線上で送信、受信する時分割転送方法を採用する。 - 特許庁

Normal salicide reaction is done in a logic transistor, and the salicide film of the memory transistor is thinned whereby the low leak property and the high-speed operating property are realized in parallel.例文帳に追加

ロジックトランジスタでは通常のシリサイド反応が行なわれ、メモリトランジスタのシリサイド膜が薄くなるので、低リーク性と高速動作性とが併せて実現される。 - 特許庁

The output buffer circuit 11 which leads a logic output out from an output terminal 19 is constituted by connecting multiple output circuits in parallel.例文帳に追加

出力端子１９から論理出力を外部に導出する出力バッファ回路１１は、複数の出力回路を並列に接続して構成する。 - 特許庁

To provide a parallel-to-serial converter and a parallel to serial conversion method that can reduce number of flip-flop circuits in use and ensure a timing margin furthermore for setup, and hold times at operation of logic gates.例文帳に追加

使われるフリップフロップの数が減り、かつロジックゲートの動作時のセットアップ時間及びホールド時間にタイミングマージンがさらに確保される並列−直列コンバータ回路及び並列−直列コンバータ方法を提供する。 - 特許庁

This error correction circuit 1 includes: an associative memory 20; a logic circuit 10 disposed in parallel with the associative memory 20; and a selection means 30 receiving an output signal from the associative memory 20 and an output signal from the logic circuit 10 as input.例文帳に追加

誤り訂正回路１は、連想メモリ２０と、連想メモリ２０と並列に配置した論理回路１０と、連想メモリ２０からの出力信号と、論理回路１０からの出力信号とを入力とする選択手段３０と、を有する。 - 特許庁

The addressing mechanism may be configured to toggle a resistor-capacitor (RC) time constant between large and small values such as by opening or closing a circuit to a low impedance resistor (logic bit 0) disposed in parallel with a higher impedance in-line resistor (logic bit 1).例文帳に追加

該メカニズムは、高インピーダンスインライン抵抗器（ロジックビット １）と並列な低インピーダンス抵抗器（ロジックビット ０）への回路を開きまたは閉じることなどによって、抵抗器−コンデンサ（ＲＣ）時定数を大きい値と小さい値との間で切り替えられ得る。 - 特許庁

To use a PLD (programmable logic device) as a substitute for an IC by setting the PLD in parallel to the IC to prepare for a case in which the IC breaks down and no alternate IC is available.例文帳に追加

本発明は、ＩＣが故障して代替のＩＣがない場合に、ＩＣとパラレルにＰＬＤを設け、ＰＬＤをＩＣの替りとすることを目的とする。 - 特許庁

To provide a logic circuit that can compute a plurality of cycles of shift operations in parallel and at high speed while allowing the setting of a desired configuration of a linear feedback shift register.例文帳に追加

線形帰還シフトレジスタにおいて所望の構成を設定可能でありながらシフト演算の複数回分を並列且つ高速に計算可能な論理回路を提供する。 - 特許庁

To make undesired change, in read logic value for stored information, held by a nonvolatile memory cell hardly occur, even when a parallel number for the memory bank, in which operation is designated by a command, is not coincide.例文帳に追加

コマンドで動作が指定されるメモリバンクの並列数が相違しても不揮発性メモリセルが保持する記憶情報の読出し論理値に不所望な変化難くする。 - 特許庁

To accelerate parallel disk device access at the time of I/O requests in a method of distributing and arranging a plurality of logic files to disk units by a striping file mechanism.例文帳に追加

ストライピングファイル機構により複数の論理ファイルをディスク装置に分散配置する方法において、Ｉ／Ｏ要求時の並列ディスク装置アクセスの高速化を実現する。 - 特許庁

The transmitter is equipped with a transmission logic portion transmitting digital data to a plurality of transmission paths in parallel, and a deskew data producing portion transmitting deskew data to a deskew data transmission path.例文帳に追加

送信装置は、複数の伝送路へデジタルデータをパラレルに送信する送信ロジック部と、ディスキューデータをディスキューデータ伝送路へ送信するディスキューデータ生成部とを具備する。 - 特許庁

The high-speed I/F circuit block HB includes a physical layer circuit PHY including a receiver circuit and a logic circuit HL for high-speed I/F including a serial/parallel conversion circuit.例文帳に追加

高速Ｉ／Ｆ回路ブロックＨＢは、レシーバ回路を含む物理層回路ＰＨＹと、シリアル／パラレル変換回路を含む高速Ｉ／Ｆ用ロジック回路ＨＬを含む。 - 特許庁

A logic circuit includes a TLB architecture 646 for processing a storage operation in parallel with a small and high speed integral load transformation look aside buffer(TLB) architecture 610.例文帳に追加

論理回路は小さく高速な整数ロード変換ルックアサイドバッファ（ＴＬＢ）アーキテクチャ（６１０）と並列に、記憶動作を処理するＴＬＢアーキテクチャ（６４６）を含む。 - 特許庁

Japanese chip makers which formed the Parallel Processing RAM (PPRAM) consortium to investigate a scalable DRAM architecture with integrated logic to remedy growing bus bandwidth constraints 例文帳に追加

バス帯域幅制約の拡大を軽減すべく, 集積ロジックをもったスケーラブルなDRAMアーキテクチャを研究するコンソーシアム, PPRAM(並列処理RAM)コンソーシアムを結成した日本のチップメーカ達 - コンピューター用語辞典

Then, convergence is performed with a "traveling direction-oriented control" logic toward the second target point, and the parallel follow-up mode is continued under the traveling direction-oriented control.例文帳に追加

次に、第２目標点にむけて「進行方向重視の制御」ロジックにて収束させ、その後は進行方向重視の制御により並走追従走行を継続させる。 - 特許庁

The operation clock of the DRAM block 14 is set at a frequency higher than a system clock of the logic circuits 11, 12, and 20-bit output D1, D2 of the logic circuits 11, 12 are serial/parallel-converted to 60-bit data DI, and are written in the DRAM block 14.例文帳に追加

ＤＲＡＭブロック１４の動作クロックは論理回路１１，１２のシステムクロックよりも高い周波数に設定されており、論理回路１１，１２の２０ビット出力Ｄ１，Ｄ２は、６０ビットデータＤＩにシリアル／パラレル変換されてＤＲＡＭブロック１４に書き込まれる。 - 特許庁

Namely, the LUT 118 is referred to, a logic for constructing a processing 1A part and a processing 1B part 114 for performing image processing and a logic for generating an LUT 136 in an RAM 130 are set, and processing based on the both logics is carried out in parallel.例文帳に追加

すなわち、ＬＵＴ１１８を参照して画像処理を行う処理１Ａ部１１０と処理１Ｂ部１１４を構築する論理と、ＲＡＭ１３０にＬＵＴ１３６を生成する論理を設定し、両論理に基づく処理を並列的に実行させる。 - 特許庁

To provide a programmable variable length code processing circuit capable of executing processing such as an arithmetic logic operation in parallel while executing an instruction of DCT (Discrete Cosine Transform: discrete cosine transform) coefficient coding.例文帳に追加

ＤＣＴ係数符号化の命令を実行する間、並行して算術論理演算などの処理を実行することができるプログラマブル可変長符号処理回路を得ることを課題とする。 - 特許庁

To achieve synchronous serial bus connection by providing a logic circuit part between a host side parallel bus interface and a device side serial bus interface, and omitting a controller interposed between those interfaces.例文帳に追加

ホスト側パラレルバスインターフェースとデバイス側シリアルバスインターフェースの間に論理回路部を設け、両者間に介在されるコントローラを省略して同期式シリアルバス接続を実現すること。 - 特許庁

The serializer circuitry for high-speed serial data transmitter circuitry on a programmable logic device ("PLD") or the like includes circuitry 10 for converting parallel data having any of several data widths to serial data.例文帳に追加

プログラマブルロジックデバイス（「ＰＬＤ」）上の高速シリアルデータ送信回路網などは、任意の幾つかのデータ幅を有するパラレルデータをシリアルデータに変換するための回路網（１０）を含む。 - 特許庁