「potential circuit」に関連した英語例文の一覧と使い方(70ページ目) - Weblio英語例文検索

The thin-film transistor circuit is provided with shaping circuits CH and CL bringing all of the first and second transistors T1 and T2 into the OFF-state by making the gate potential different, in such a manner as to distribute the voltage between the source terminal N1 and the drain terminal N2 to the first and second transistors T1 and T2 approximately equally.例文帳に追加

ＴＦＴ回路はさらにソース端子Ｎ１およびドレイン端子Ｎ２間の電圧が第１および第２のトランジスタＴ１，Ｔ２にほぼ均等に配分されるようにゲート電位を異ならせて第１および第２のトランジスタＴ１，Ｔ２の全てを少なくともオフさせる整形回路ＣＨ，ＣＬを備える。 - 特許庁

If oscillation is generated, the output value of a torque detection signal St is attenuated gradually toward a neutral potential by a control circuit part 23, and finally a high-level or low-level abnormal generated signal is outputted toward an EPS controller, to thereby stop power assist control on the EPS controller side.例文帳に追加

発振が生じている場合には、制御回路部２３によってトルク検出信号Ｓｔの出力値を徐々に中点電位に向けて減衰させ、最終的に、ハイレベル又はローレベルの異常発生信号をＥＰＳコントローラに向けて出力することにより、ＥＰＳコントローラ側のパワーアシスト制御を停止させる。 - 特許庁

In this semiconductor memory, the sense amplifier circuit amplifying a potential of bit lines BL, /BL in a memory cell array is constituted of a current mirror type amplifier(C-AMP) and a latch type amplifier(L-AMP) connected to the next stage of the sense amplifier.例文帳に追加

一方、ラッチ型センスアンプ回路は、高速で低消費電流であるという利点を有するものの、ビット線対の微小振幅をラッチ回路１段で増幅するため、プロセスばらつきによりセンスアンプ回路を構成するＭＯＳＦＥＴの特性がばらついたり内部ノードの寄生容量がアンバランスになると、安定した動作特性が得られ難いという問題点があった。 - 特許庁

In an IC 15 for switching power supply, a high potential insular region 40 is formed between a region where an overcurrent detection circuit 1 is formed and a region where an output power transistor Tr1 is formed along with a cross under 16 having a minus voltage when the output power transistor Tr1 is turned off.例文帳に追加

スイッチング電源用ＩＣ１５において、出力パワートランジスタＴｒ１及び出力パワートランジスタＴｒ１のスイッチングＯＦＦ時にマイナス電圧となるクロスアンダー１６が形成されている領域と過電流検出回路１が形成されている領域との間に高電位の島状領域４０が形成されている。 - 特許庁

A thicker gate oxidation film 30 and a higher supply potential VH are provided on the transistor 28 used for forming a power amplifier 78, a thinner gate oxidation film 60 related to the conventional speedy switching speed and progressed process technology is used for the other use on the same integrated circuit 10, so that the following can be performed.例文帳に追加

電力増幅器７８を形成するために使用されるトランジスタ２８に、より厚いゲート酸化膜３０及びより高い供給電位Ｖ_Hとを設け、従来の速いスイッチング速度及び進歩したプロセス技術に関連したより薄いゲート酸化膜６０を同じ集積回路１０上の別の用途に使用することによって、このことを行うことができる。 - 特許庁

The signal amplifier includes an amplifying part 30 for receiving one of differential input signals and an amplifying part 32 for receiving the other, and a common mode detection circuit 28 for detecting a middle point potential of differential output signals obtained from the amplifying parts 30 and 32 and performing feedback control of offset potentials of the differential output signals.例文帳に追加

差動入力信号の一方を入力される増幅部３０と、他方を入力される増幅部３２と、増幅部３０，３２から得られる差動出力信号の中点電位を検出して当該差動出力信号のオフセット電位をフィードバック制御するコモンモード検出回路２８とを備える。 - 特許庁

A synchronous rectifying switching regulator is provided with first and second switches SW1 and SW2 placed in series between a power supply Vdd and ground Vss, a switch control unit 1 which controls turning on/off of the switches SW1 and SW2, and a smoothing circuit 4 which smoothes an output node potential Vnd.例文帳に追加

同期整流方式のスイッチングレギュレータは、電源Ｖｄｄと接地Ｖｓｓとの間に直列に配置された第１および第２のスイッチＳＷ１，ＳＷ２と、スイッチＳＷ１，ＳＷ２のオンオフを制御するスイッチ制御部１と、出力ノード電位Ｖｎｄを平滑化する平滑回路４とを備えている。 - 特許庁

Since a D/A power source control part on a tester side largely changes the comparison potential outputted from a D/A power source based on a clock outputted from a control circuit so as to obtain the compared result, the same compared result as the expected value is outputted from the comparator and it is held in a register 114.例文帳に追加

テスター側のＤ／Ａ電源制御部はＤ／Ａ電源から出力される比較電位を前記比較結果が得られるように制御回路から出力されるクロックに基いて大きく変化させるため、コンパレータからは前記期待値と同一の比較結果が出力され、これがレジスタ１１４に保持される。 - 特許庁

To provide a developing apparatus and an image forming apparatus, capable of preventing serious fault from occurring by restraining overcurrent in a current path via a toner supply area, when the absolute value of the surface potential of a developing roller is lowered to abnormalitive, without providing an automatic shielding circuit based on the detection of the excess current.例文帳に追加

過剰電流検知に基づく自動遮断回路を設けることなく、現像ローラの表面電位の絶対値が異常低下したときのトナー供給領域を介した電流経路における過剰電流を抑制し、重度の故障の発生を防止することができる現像装置及び画像形成装置を提供する。 - 特許庁

A filter circuit 3 includes: a transistor Tr1 in which a collector is connected to the other end of the first inductor L1, a base is connected to the other end of the first inductor L1 via a resistor R2, and an emitter is connected to a DC output terminal Tdc; and a capacitor C3 inserted between the base of the transistor Tr1 and the reference potential point.例文帳に追加

フィルタ回路３は、第１のインダクタＬ１の前記他端にコレクタが接続され、第１のインダクタＬ１の前記他端に抵抗Ｒ２を介してベースが接続され、直流出力端子Ｔｄｃにエミッタが接続されたトランジスタＴｒ１と、トランジスタＴｒ１のベースと前記基準電位点との間に挿入されたキャパシタＣ３とを有する。 - 特許庁

This SRAM is provided with a P-channel MOS transistor which is provided corresponding to each row and connected between one end of a memory cell power supply wiring MVL of the corresponding row and the power supply potential VDD' to have a comparatively higher continuity resistance value and a program circuit 2 which makes non-conductive the P-channel MOS transistor 1 when a fuse 3 blows.例文帳に追加

このＳＲＡＭは、各行に対応して設けられて対応の行のメモリセル電源配線ＭＶＬの一方端と電源電位ＶＤＤ′のラインとの間に接続され、比較的高い導通抵抗値を有するＰチャネルＭＯＳトランジスタ１と、ヒューズ３が切断された場合にＰチャネルＭＯＳトランジスタ１を非導通にするプログラム回路２とを備える。 - 特許庁

In the vicinity of the a reference potential electrode 19a on the outer edge section of the application section of a conductive adhesive of the piezo-electric single crystal vibrator 1, by an insulting film 11 formed so as to cover drive electrodes 15a, 15b and detection electrodes 17a, 18a, a short circuit failure with other electrode can be prevented and a yield can be improved while improving reliability.例文帳に追加

圧電単結晶振動子１の導電接着剤塗布部の外縁部にある基準電位電極１９ａの近傍において、駆動電極１５ａ、１５ｂおよび、検出電極１７ａ、１８ａを覆うように形成されている絶縁膜１１により、他電極との短絡不良の発生を防ぐことができ、信頼性を高めつつ、歩留のを向上を可能にする。 - 特許庁

The current detection circuit 2 performs a feedback control of output voltages of sense transistors Trs and Trs' driven under the same conditions by voltage adjusting parts 22a and 22a' and a load drive transistor TRd to the same potential and detects a load current IL based on sense currents Is and Is' flowing through the sense transistors Trs and Trs' to be detected by current detection parts 22 and 22'.例文帳に追加

この電流検出回路2は、電圧調整部22a,22a'により同一条件にて駆動されるセンストランジスタTrs,Trs'及び負荷駆動トランジスタTRdの各出力電圧を同電位に帰還制御するとともに、電流検出部22,22'により検出されるセンストランジスタTrs,Trs'に流れるセンス電流Is,Is'に基づいて負荷電流ILを検出する。 - 特許庁

Each unit circuit U includes an electro-optical element 35 driven in accordance with a driving current Sdr, an inverter 34 which outputs the driving current Sdr for a time length according to a potential Va at an input end T, and a capacitive element which has a first electrode E1 connected to the input end T and has a second electrode E2 connected to the reference signal line 17.例文帳に追加

単位回路Ｕは、駆動電流Ｓdrに応じて駆動される電気光学素子３５と、入力端Ｔの電位Ｖaに応じた時間長にわたって駆動電流Ｓdrを出力するインバータ３４と、入力端Ｔに接続された第１電極Ｅ1と基準信号線１７に接続された第２電極Ｅ2とを有する容量素子とを含む。 - 特許庁

With such constitution, the write data signals are directly output to the readout bit line pairs RBL, RBLB from the pull-up circuit 100, even if potential differences of signals output to the readout bit line pairs RBL, RBLB from selected bit line pairs BLj, BLBj are not sufficient, by a lag between drive timing of wordlines WLi and selection timing of the bit line pairs BLj, BLBj by selection signals RYj.例文帳に追加

これにより、ワード線ＷＬｉの駆動タイミングと選択信号ＲＹｊによるビット線対ＢＬｊ，ＢＬＢｊの選択タイミングのずれによって、選択されたビット線対ＢＬｊ，ＢＬＢｊから読み出しビット線対ＲＢＬ，ＲＢＬＢに出力される信号の電位差が十分でなくても、プルアップ回路１００から読み出しビット線対ＲＢＬ，ＲＢＬＢに書き込みデータ信号が直接出力される。 - 特許庁

a leak current in channel flowing in a memory cell of an over erasing state of which the threshold voltage is low is suppressed in a self-adjustment way by connecting the resistor R1, in a memory cell being an object of batch rewriting, output voltage of a charge pump circuit supplying drain voltage of a high potential required for forming a high electric field region for generating sub-threshold CHE is secured.例文帳に追加

抵抗Ｒ１を接続することによって、しきい値電圧が低い過消去状態のメモリセルにおいて流れるチャネル性リーク電流が自己調整的に抑制され、一括した書戻し対象のメモリセルにおいて、サブスレッショルドＣＨＥを発生させるための高電界領域を形成するのに必要な高電位のドレイン電圧を供給するチャージポンプ回路の出力電圧が確保される。 - 特許庁

In the system provided with a DC ground fault detecting means 12 for detecting the ground fault of the DC power source, a control means 13 is installed which controls an input voltage or an intermediate voltage between the converter circuit and the inverter circuit, increases or decreases the voltage, and sets the potential to ground of the DC power source a value except the vicinity of zero.例文帳に追加

直流電源１から入力される直流電力を、入出力間が絶縁されていないコンバータ回路５およびインバータ回路６を経て交流電力に変換し、接地された系統３に出力する系統連系インバータであって、前記直流電源の地絡を検出する直流地絡検出手段１２を備えたものにおいて、入力電圧またはコンバータ回路とインバータ回路との間における中間電圧を制御して上昇または下降させることにより直流電源の対地電位をゼロ近傍以外の値とする制御手段１３を備える。 - 特許庁

In the oscillation start detection circuit for detecting oscillation start when transmitting output from an oscillation inverter 1 to an internal circuit, a transmission gate 11 where output from the oscillation inverter 11 is inputted is provided, thus utilizing a dead zone voltage that is generated by applying middle potential to the gate of the P-channel type MOS transistor and the N-channel type MOS transistor of the transmission gate 11.例文帳に追加

本発明は、発振インバータ１からの出力を内部回路に伝達する際の発振開始を検知する発振開始検知回路において、前記発振インバータ１からの出力が入力されるトランスミッションゲート１１を設け、当該トランスミッションゲート１１のＰチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタのゲートに中間電位を印加することにより発生する不感帯電圧を利用するものである。 - 特許庁

The semiconductor storage has: a word line selection circuit connected to a row address signal so that a desired word line is selected according to address input; and a pseudo word line potential fixation circuit connected to the word line of the pseudo memory cell.例文帳に追加

アドレス入力に応じて所望のワード線を選択するように行アドレス信号と接続されたワード線選択回路と、疑似メモリセルのワード線に接続された疑似ワード線電位固定回路とを備え、疑似ワード線電位固定回路をワード線選択回路と同様にＮＡＮＤゲートＮＡＮＤＲ（ｉ）（ｉ＝−１〜ｍ＋２）とインバータＩＮＶＲ（ｉ）（ｉ＝−１〜ｍ＋２）で構成し、疑似ワード線電位固定回路の入力は疑似メモリセルのワード線を常に非選択となるように行アドレス信号と接続されている。 - 特許庁

An output circuit comprising a first transistor in which a collector is connected through connecting means to a power source line, and a base is connected to an input terminal; a second transistor in which a base is connected to an emitter of said first transistor, a collector is connected to an output terminal, and an emitter is connected to a reference potential source; and a diode inserted between the collectors of said first transistor and said second transistor so that an electric current flows when said first and second transistors are conductive, and an electric current is stopped when said first and said second transistors are not conductive. 例文帳に追加

コレクタが接続手段を介して電源ラインに接続され、ベースが入力端子に接続された第のトランジスタと、ベースが前記第のトランジスタのエミッタに接続され、コレクタが出力端子に接続され、エミッタが基準電位源に接続された第のトランジスタと、前記第のトランジスタと前記第のトランジスタとのコレクタ間に、前記第及び第のトランジスタが導通したときに電流が流れかつ前記第及び第のトランジスタが遮断した時に電流が遮断されるように挿入されたダイオードを含むことを特徴とする出力回路。 - 特許庁

A metal oxide such as lithium titanate or lithium mamganate capable of storing/releasing lithium ions (having lithium ion conductivity), having spinel structure, and open circuit potential vs. lithium metal lower than a positive active material is added to the surface of the positive active material.例文帳に追加

正極活物質表面にリチウムイオンを吸蔵・放出可能（リチウムイオン導電性を有す）であって、スピネル構造を有し、リチウム金属を対極としたときの開回路電位が前記正極活物質よりも低いチタン酸リチウム、マンガン酸リチウムなどの金属酸化物を添加することにより、放電反応時の正極の濃度過電圧を低減し、低温放電特性に優れ、かつ高温保存特性に優れた信頼性の高いリチウム一次電池を提供することができる。 - 特許庁

The semiconductor device comprises: a first insulating layer; a substrate including the first insulating layer and stacked second insulating layers; a semiconductor element provided on the opposite side to the side of the first insulating layer on which the second insulating layers are provided; circuit patterns provided between the first insulating layer and the second insulating layer; and potential parts provided between the first insulating layer and the second insulating layer.例文帳に追加

実施形態によれば、半導体装置は、第１の絶縁層と、前記第１の絶縁層と積層された第２の絶縁層と、を有する基板と、前記第１の絶縁層の前記第２の絶縁層が設けられた側とは反対側に設けられた半導体素子と、前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた回路パターンと、前記第１の絶縁層と、前記第２の絶縁層と、の間に設けられた電位部と、を備える。 - 特許庁

The output buffer 3 is formed by using a P channel transistor 1 as a transistor which inputs an input signal at its gate electrode and the source potential of an N channel transistor forming a NAND gate 8 as a precedent-stage driver is switched by a switch circuit 11 to make the level of the signal inputted to the gate electrode of the P channel transistor lower in a test than in normal use.例文帳に追加

出力バッファ３を、入力信号がそのゲート電極に入力されるトランジスタにＰチャネルトランジスタ１を用いて形成し、前段ドライバとしてのＮＡＮＤゲート８を形成しているＮチャネルトランジスタのソース電位を、スイッチ回路１１で切り替えることにより、上記Ｐチャネルトランジスタのゲート電極に入力される信号のレベルを、テスト時には通常使用時よりも低いレベルとするようにしたものである。 - 特許庁

The peak detection circuit comprises a first transistor, connected between a power supply potential and an output terminal, an amplifier for driving the first transistor, based on the difference between an input signal and an output signal, a second transistor connected to the first transistor, a third transistor current-mirror-connected to the second transistor, and a current source for setting a current value flowing in the third transistor.例文帳に追加

ピーク検波回路は、電源電位と出力端子の間に接続された第１のトランジスタと、入力信号と出力信号の差に基づいて、前記第１のトランジスタを駆動する増幅器と、前記第１のトランジスタに接続された第２のトランジスタと、前記第２のトランジスタにカレントミラー接続された第３のトランジスタと、前記第３のトランジスタに流れる電流値を設定する電流源とを有する。 - 特許庁

Namely, the circuit for expanding the variation range of the cathode-side potential of the varicap diode 111 from the output voltage range of a PCO is provided in the charge pump 13 and the voltage variation range of the charge pump 13 is made very large to secure the locking of the PLL 10 without doing adjusting operation unlike before even if reverse voltage-electrostatic capacity characteristics of the varicap diode 111 are fluctuated by the components.例文帳に追加

つまり、バリキャップダイオード１１１のカソード側電位の可変範囲をＰＣＯの出力電圧範囲から拡張するための回路をチャージポンプ１３内に設け、チャージポンプ１３の電圧可変範囲を飛躍的に大きくすることにより、バリキャップダイオード１１１の逆電圧−静電容量特性が部品ごとにばらついても、従来のような調整作業を行う必要なしに、ＰＬＬ１０がロック可能となることを保証する。 - 特許庁

To prevent change of memory contents caused by faulty voltage by connecting a column line and a charging line to a connection terminal 22 of a common power feeding potential GND in a non-active operation mode and in a common read-out amplifier or a driver circuit.例文帳に追加

強誘電メモリ効果を有するメモリセルＭＣ、行線路ＷＬ１…、列線路ＢＬ１…を有しているメモリセルフィールドを備え、メモリセルは１つの列線路と充電線路ＰＬ１との間に介挿され、列線路は出力信号Ｓ２１が取り出される読み出し増幅器２に接続され、充電線路はこれを電位Ｖ１，ＧＮＤに接続するドライバ回路３に接続され、列線路および充電線路は活性または非活性作動モードを有している集積半導体メモリを、障害電圧によりメモリ内容が変更されないようにする。 - 特許庁

Further, the voltage generator includes a high frequency transformer amplifying (raising the voltage) the AM-modulated wave using the high frequency transformer, and a demodulating circuit taking out the amplified signal wave from the amplified AM-modulated wave and outputting it as the therapy voltage of the potential therapy apparatus.例文帳に追加

交流電圧をＡＣ／ＤＣ変換回路により直流電圧に変換し、変換された直流電圧を信号波発生回路により治療用電界に使用する波形と同波形の信号波に変換し、信号波発生回路から発生した信号波を搬送波発生回路から発生した搬送波（数百ＫＨｚ）でＡＭ変調し、ＡＭ変調波を高周波トランスで増幅（昇圧）する高周波トランスと、増幅されたＡＭ変調波から増幅された信号波を取り出して電位治療器の治療電圧として出力する復調回路とを備えたものである。 - 特許庁

The compensation circuit 8 compensates for the saturation quantities of two phases which are saturated by moving the virtual neutral point potential to be equal when two of the three phase voltage command values are saturated or when one of the three phase voltage command values is saturated and a difference between the maximum value and the minimum value of the three phase voltage command values is larger than a DC voltage value of DC power.例文帳に追加

インバータ部４を構成する半導体スイッチング素子をオン／オフ制御するスイッチング信号としてのパルス幅変調信号を演算、出力する制御部６に、３相の相電圧指令値の内２相が飽和した場合、または３相の相電圧指令値の内１相が飽和し、かつ３相の相電圧指令値の最大値と最小値との差が前記直流電力の直流電圧値よりも大きい場合に、仮想中性点電位を移動させ飽和した２相の飽和量が等しくなるように補正する補正回路８を備えた。 - 特許庁

The integrated circuit comprising a switching device which is a switching device connected to at least one line pair to which dual rail signals are applicable, can be controlled by the signal applied to a control terminal and can be used for transmitting the dual rail signals (applied to the line pair) to the further line pair and a memory cell which is connected to a supply potential connection by the controllable switch.例文帳に追加

本発明は、デュアルレール信号が印加され得る少なくとも１つのラインペアに接続されたスイッチングデバイスであって、制御端子に印加された信号によって制御され得、かつ、（ラインペアに印加された）デュアルレール信号をさらなるラインペアに伝送するために用いられ得る、スイッチングデバイスと、さらなるラインペアに接続され得るメモリセルであって、制御可能スイッチにより供給電位接続に接続される、メモリセルとを特徴とする集積回路を提示する。 - 特許庁

This semiconductor memory is provided with a memory cell array in which memory strings including selection transistors and plural memory cells which are coupled with the transistors and have electric charge catching circuits in gate insulating films respectively are arranged in a matrix shape and a bias circuit 12 which supplies a prescribed potential to gates of memory cells to be coupled with nonselected selection transistors when selection transistors are nonselected.例文帳に追加

選択トランジスタ、およびこの選択トランジスタに結合され、それぞれがゲート絶縁膜中に電荷捕獲回路を有する複数のメモリセルとを含むメモリセルストリングがマトリクス状に配置されたメモリセルアレイと、選択トランジスタが非選択のときに、この非選択な選択トランジスタに結合されるメモリセルのゲートに、所定の電位を供給するバイアス回路１２とを具備することを特徴としている。 - 特許庁

The semiconductor memory device where nonvolatile memory cells (mm0 to mm15) including control gate and memory gate electrodes to which predetermined voltages are supplied in writing, erasing and reading operations are formed, is provided with a control circuit for increasing reading currents from the memory cells by increasing the potential of the memory gate electrode by coupling the control gate and memory gate electrodes when data are read from the nonvolatile memory cells.例文帳に追加

書込み、消去、及び読み出しの各動作においてそれぞれ所定電圧が供給されるコントロールゲート電極及びメモリゲート電極を含む不揮発性メモリセル（ｍｍ０〜ｍｍ１５）が形成された半導体記憶装置において、上記不揮発性メモリセルからデータ読み出しが行われるときに、上記コントロールゲート電極と上記メモリゲート電極との間のカップリングによりメモリゲート電極の電位を上げることでメモリセルからの読出し電流を増大させるための制御回路を設ける。 - 特許庁

When shifting from a first state to a second state where a potential difference between the first power line and the second power line is greater than that in the first state, the first transistor is driven by the first driving circuit in a first term, and the first transistor is driven by the second driving circuit in a subsequent second term.例文帳に追加

第１回路ブロックと、前記第１回路ブロックに接続される第１電源線及び第２電源線と、前記第１電源線と第１電位を供給する第１電位点とを接続するための第１トランジスタと、前記第１トランジスタのゲートに接続される第１駆動回路と、前記第１駆動回路より駆動力の大きい第２駆動回路とを有し、第１の状態から前記第１の状態よりも前記第１電源線と前記第２電源線の間の電位差が大きい第２の状態へ遷移する場合に、第１の期間において前記第１トランジスタを前記第１駆動回路によって駆動し、その後第２の期間において前記第１トランジスタを前記第２駆動回路によって駆動する。 - 特許庁

The output drive circuit includes a transmission gate to output an intermediate potential to the input/output pad.例文帳に追加

内部データ信号Ｐ、ＸＮと第１の内部信号ｎ１とを受け取る前置駆動回路ＰＤ、ＰＤａと、前置駆動回路からの信号ｎ２、ｎ３を受け取る出力駆動回路ＯＤａと、出力駆動回路の出力部と電気的に接続された入出力パッドＰＡＤと、入出力パッドに第１の電位よりも高い電位が印加された場合に、前置駆動回路からの信号を第１の電位よりも高くして出力駆動回路をオフ状態にする第１の保護回路（Ｐ２、Ｐ５、Ｐ５ａ）と、第１の内部信号を第１の電位よりも高くして前置駆動回路をオフ状態にする第２の保護回路（Ｐ２、Ｐ７、Ｐ６、Ｐ６ａ）とを含み、出力駆動回路はトランスミッションゲートを含み、中間電位を入出力パッドに出力する。 - 特許庁